מה הופך Multi-Channel Data Acquisition שונה

מערכת DAQ רב ערוצים שונה מגרגן יחיד בשלושה היבטים קריטיים: קוהרנטיות תזמון, מצטברת באמצעות ערכת משאבים, ושביעות רצון של דוזן של ממירים אנלוגיים-לדיגיטליים (ADCs) חייב להיות מדגימה בדיוק בסינכרון נתונים - לעתים קרובות עם s-no השני skew על פני ערוצים.

מעבר לשומן, עיצובים רב ערוצים מציגים אתגר ייחודי: שמירה על השקיפות ה ⁇ נית בכל הערוצים.כל סקייטבורדות, חלוקת שעונים, או FPGA פנימי חייב להיות פיצוי או מותאם.האדריכלות חייבת גם לקחת בחשבון את המסירה כוח - מעבר מהיר גבוה בעשרות נתיבים יכול לגרום לאספקת רעש כי degrades ביצועים אנלוגיים אלה, כלומר אופטימיזציה לא יכול להיות מבודד להגדרה דיגיטלית, קושחיקה, תצורה דיגיטלית, לוגית, תצורה יחידה לוגיקה.

אדריכלות: Parallelism and Pipeline Depth

היתרון הבסיסי ביותר של FPGAs על מעבדים קוונטיים הוא גדול מקבילות עתיר היטב. בהקשר DAQ, מקבילות חייב להיות מנוצל ברמות מרובות: ערוץ חכם, מדגם-wise, ופעולה-wise. גישה תמימה כי ערוצי זמן-מסובכים דרך ליבה עיבוד יחיד ממצה במהירות את הליבה של חומר זה באמצעות במקום, כל אחד מהם ראוי לערוץ שלה עצמו, אשר יש צורך בו זמנית, עם דרישות לוגיקה זה, או להפעיל את כל אלה, ללא כל אלה, באופן מיידי, עם כל אלה, הוא פועל עם כל אלה, כלומר, הוא פועל עם לוגיקה, או לוגיקה, ללא כל אלה, הוא פועל עם כל אלה, ללא כל אלה, הוא פועל עם כל אלה, כלומר, הוא פועל עם כל משאבים לוגיקה קפדנית, ללא אתגר עיבוד יחיד, ללא כל אחד, ללא אתגר מיידי, ללא ספק, ללא צורך זה.

שכפול ערוצים והתאמה

סינתזה ברמה גבוהה מודרנית (HLS) ו- RTL זרימות עבודה מעודדות את השימוש של לייצר לולאות או מקרים מודולים ממוערכים כך ששרשרת עיבוד אחת הרץ ניתן לשכפל בכל הערוצים באופן מיידי, לא רק בקנה מידה זה לא רק בקנה מידה ליניארי אלא גם מפשט את סגירת התזמון לאחר מכן, כי כל מקרה נשאר קטן ומקומי. כאשר שיעור הדגימה של FPGA, בדרך כלל להשתמש בטלה (D7D) ב-ix52D7D2 (D) ב-ix) ב-ix2D7DS) ב-ix2D7D7D7D7DS) ב-ix2D7D7D7D7D7D7DS) ב-R.

האסטרטגיה הבין-לחדש חייבת גם להתמודד עם הווריאציות הבלתי נמנעות ברווח ADC ו- offset. Channel-to-channel יכול לזלזל יחס אות-ל-לא-מסז (SNR) כך, כל שרשרת משוכפלת צריכה לכלול רווח דיגיטלי הניתן לתוכנה ומכשולים לתיקון מלמטה, בהתאמה אידיאלית לשבת באמצעות בדיקות ידועות.

צנרת עמוקה לדרכים קריטיות

(הפילטרים הרב-שלביים FIR, FFTs ודיגיטליים של מטה-היתר (DDCs) על נתיבי נתונים רחבים יכולים ליצור צווארי בקבוק תזמון אם לא ממונעים כראוי.כלל האגודל הוא לרשום כל פעולה מרכזית של ⁇ ולהשתמש ברמות ה-FPGA בנויות ב- 300 קידודים (למשל, בתוך בלוקים DSP48E2).

עבור רשתות עיבוד עמוק צינורות, לשקול את תקציב השקיפות.בכמה יישומים - כגון לולאות בקרה בזמן אמת או מחלחלת-ריי - כל ספירות מחזוריות. השתמש ב-Retiming כדי להעביר רישומים על פני גבולות מצטברים, אבל תמיד לוודא כי סדר תלות בנתונים נשמר.טכניקה שימושית היא להכניס שלבים רק בגבולות טבעיים: לאחר ריבוי, לאחר תוספת, או על גבי רצף של חסימה אוטומטית נוספת.

עיצוב נתיב נתונים: Transceivers, Routing, ו- Interfaces

רוחב הפס הגולמי של DAQ FPGA מוגדר על ידי המהירות והיעילות של נתיבי הנתונים שלו.קישורים מהירים (GTH / GTY Transceivers ב Xilinx UltraScale או L-H-tile Transceivers ב- Intel Agilex) הם תקן לחיבור JESD204B/C ADCs, ממירים דיגיטליים-to-to-analogers, ו backplanelinks ספירת פרוטוקולים אלה.

JESD204B ו JESD204C Subclass 1 Timing

הרבה מהירות גבוהה ADCs ו DACs עכשיו להשתמש תקן JESD204, אשר להפחית באופן דרמטי ספירה על ידי סדרה של נתיבי המרת מרובים על כמה זוגות במהירות גבוהה במהירות גבוהה שונה . subclass תומך מהירויות ⁇ סטיות באמצעות אותות שלב SYSREF לכידת (IFPGA חייב ליישם את שכבת התחבורה, חתירה, מסלול, ו multip synization לוגיקה מבוססת IP.

בעת תכנון עבור JESD204C, שימו לב כי תקן מציג 64B /66B ⁇ עבור שיעורי קו גבוה יותר (עד 32 Gbps) זה משנה את תצורה transceiver ותכנית חתירה.תהליך ההיערכות דורש גם טיפול זהיר של דמויות comma (או סינכרון כותרות ב 64B / 66) לבדוק כי transceive של FPGA הנבחר שלך תומך שיעור ה-Bud הנדרש וכי זה יכול להיות מקובל על ידי JK8, כמו JLM נמוך כמו JLM.

אוטובוסים מקבילים ו-LVDS

עבור משאבי בנק בינוניים (עד 200 גב'פס), אוטובוסים מקבילים LVDS נשארים נפוצים. FPGA I / O משאבי בנק - מספר זוגות שונים, אזורי שעון, ותכנית te-lane routing - יש להקצות עם טיפול. מעצבי לעתים קרובות צריך לאזן מיקום ערוץ על פני מספר I / O בנקים כדי למנוע מעל פני subsbing שעון אזורי אחד.

ממשקי LVDS של מקור צריכים תשומת לב זהירה לשעון הלכידת.ADC מספק שעון מואץ כי יש לשנות בשלב למרכז החלון אימות הנתונים.מודרני FPGAs כולל לולאות ייעודיות (DLL) או אלמנטים IODELAY עבור מטרה זו.עבור מערכות מרובות ערוצים, להשתמש שעון סטריבה משותף או קדימה כדי למזער את הערוצים המשתנים באופן עצמאי (DOS) אם תמיד צריך נתונים סטנדרטיים של IDC.

זיכרון Hierarchy ו-Buff Management

מערכות DAQ של Multi-ערוציות מייצרות זרמים רצופים של נתונים שיש לספוג לפני אחסון או ניתוח.DDR4/DDR5 SDRAM או זיכרון גבוה פסילי (HBM) (זמין ב- Xilinx Versal או Intel Agilex-M) מספק ג'יגה-בייט של יכולת, אך באמצעותו מוגבל על ידי הפעלה, אורכו, התפרץ, יעילות בקר ו-Abud.

כפול-Clock FIFOs ו-Asynchronous Crossing

נתונים מגיעים בדרך כלל למרחב שעון ADC וצריכים לעבור בבטחה לשעון המערכת או שעון בקר זיכרון. Asynchronous FIFOs שנבנה עם חסימה RAM או RAM מבוזר הם העורקים כאן.בטיחות עומק FIFO מחושבים על בסיס קצב החסימה המרבי של קצב מיידי ו-FIx כמעט מתאים ל-FIx / מטבוליזם גבוה, עבור הזרמת מהירות גבוהה, תוכנית ping-pongffer הוא יתרון על בסיס פרמטרים, בעוד ש-Fx2 מאפשר הפעלה מקסימלית של זיכרון, כלומר, כלומר, כלומר, כלומר, כלומר, כלומר, כלומר, כלומר, כלומר, ל-DX1, ל-Fx2, ל-Fx2, ל-Fx2, מאפשר שימוש ב-pvpvpx2, ל-Fx1, ל-Fbspvpvpvpvpbspine יעיל יותר, כדי לספק פרמטרים, באופן יעיל ביותר, מאפשר שימוש ב-pvpvpvpvpvpvpvpvpvpvpvpvpvpvpvpvpvpvpvpvpvpvpvpvpvpvpvpv

עבור תרחישים אולטרה-גבוהים, לשקול להשתמש ב- UltraRAM (זמין ב- Xilinx UltraScale+) ב- cascade כדי ליצור FIFOs עמוקים ללא צורך ב- RAM. UltraRAM מספק 288 Kb ל- האריחף ויכול להיות מוקרן עם מינימלי routing overhead. in Intel מכשירים, M20K או M9K בלוקים מועדפים. השתמש בסגנון יישום הנכון: כפול-FS עם דגלים עם דגלים עם טקסט רגיל ו-S fSync באופן אוטומטי, מונעים סטנדרטיים (כוללים) באופן אוטומטי סטנדרטיים סטנדרטיים (D) כולל ראשי תיבות של DLCD) ו-DEXFLDLUMD) כולל ראשי תיבות של DLCDIRDIRD) כולל ראשי תיבות של DLCDEXOSTFDIRDIRDS (D) באופן אוטומטי (D) כולל ראשי תיבות של DOPD.

DMA ו- Scatter-Gather

העברת נתונים מ- FPGA כדי לארח זיכרון על PCIe דורש גישה זיכרון ביצועים גבוהה (DMA) מנוע (DMA) עבור זרמי multi-gigabyte רציף, מצב עקיף עם מפיץ-פרקים מבטל את הצורך בבקשות גדולות פיזית מדבקת ב- DMA צריך להיות מותאם להנפיק עסקאות PCIe ארוכות (עד MAXPA YAD J J) ו-CpIp) כדי לפקח על ערכות CDD CDD.

בעיצובים שבהם יש צורך גם לעבור לנמל Ethernet (למשל, 10GbE או 25GbE), לשקול להשתמש באותו מנוע DMA עם ממשק זרמה. רבים FPGAs מודרני משלבים Ethernets קשיחים ו- PCIe בקרים, צמצום ניצול לוגיקה. עבור מערכות נתונים בעלות גבוהה, ייתכן יעיל לייעל נתונים ישירות מ- ADCAs משלבים לממשק Dha-DMA בדרך כלל דורש זרם אשראי.

התפלגות השעון וסנכרון

שלמות השעון היא הדם של מערכת DAQ רב ערוצים.כל דגימת ADC חייבת להיות מועתקת עם התייחסות משותפת של זמן, מרמז כי כל שעון ADC ושעון המערכת של FPGA נובע מאותו אוסטרטור או הם מיושר באופן מכריע.

עיצוב עץ השעון ו-Sew Minimization

בתוך FPGA, השתמש ברשתות השעון הגלובלי (BUFG) עבור רשתות שלב גבוה ושעון אזורי נמוך של נתונים (BUFR/BUFMR על Xilinx, או שעון אזורי ב- Intel) עבור אוטובוסים מקומיים ADC לוכדים באופן אוטומטי את ה- ADC-DDC מותאם מספר ממשקי ADC משעון גלובלי אחד ללא התחשבות בעיכוב בין בנקים I/O, במקום להשתמש ב-FD2D2.

עבור מערכות הדורשות תת- 100 ps להחליק על פני כל הערוצים, לשקול יישום תוכנית סינכרון רב-FPGA שבו כל לוח חולק התייחסות משותפת 10 מהרץ בתוספת אות חד פעמי (1PPS) (1PPS) אותות תוכנית ה-FPGA לשלב בזהירות את האריחים של שעון פתוח (CMTs) יכול לסנכרן עד קצה 1PPS עבור דגימות לבן (FIRST) כולל 18.72 ליטר שעון פתוח) אפילו 1LTS) 1.

Multi-Board SynSyncization

כאשר DAQ ערוצים משתרעים על מספר רב של FPGAs או לוחות, הפצת כוכבים של שעון ההתייחסות נמוך ג'יטר בתוספת אות טריגר אופיינית.הרבט הלבן (IEEE 1588–2008 על סיבים) מרחיבה את תת-הסנכרון התת-ימי לאורך קילומטרים, בעוד גישות פשוטות יותר משתמשות 10 מ"ר ההתייחסות של MHz ו-SYNCGA של הארנב הלבן זמינות דרך CERNERNERNERNERRIRICERIERDEREEREERDEREEREERDEREEREEREEREEREEREEREEREEREEREEREERDERDEREERDERDEREERESTERDERE DIEREEREEREEREEREERE DIFEREEREEREEREEREEREEREEREEREEREERDERDERDERDERDERDERDEREEREERESTEREEREEREEREEREEREEREEREEREERDEREEREEREERDEREEREEREEREEREERCERD

כאשר משתמשים במקור שעון מאסטר יחיד עבור לוחות מרובים, לטבול את השעון עם buout אפס עיכוב כדי לשמור על היערכות קצה.תמיד למדוד את החלק האמיתי בין לוחות באמצעות oscilloscope גבוה פס גבוה במהלך הדירקטוריון להביא. חלק מערכות להוסיף דופק מבחן ידוע על כל הערוצים בו זמנית ולהתאים את העיכוב לתקשור.

המונחים: ריצוף

סולם ה- DAQ של Multi Channel יכול להישיל במהירות את ההיגיון, DSP, או משאבי זיכרון של מכשיר נבחר. Beyond פשוט לספור פרוסות, האופן שבו המשאבים האלה ממוקמים קובע אם העיצוב פוגש את התזמון.

ניהול DSP Slice Utilization

רוב שרשראות עיבוד DAQ מסתמכות רבות על אריחי DSP עבור ריבוי וצטברות. כדי למקסם את מגההרץ לוואט, חבילות פעולות לתוך DSP48 פרוסות באופן אינטליגנטי.לדוגמה, מסנן סימטרי FIR יכול לקפל אפקטיביות כדי שחבילת DSP אחת מבצעת טרה-דיל עם עמודה מוקדמת ללא קשר, ולאחר מכן שרשראות רבות עכשיו להפר מבנים אלה באופן אוטומטי אם אתה קוד מיידי, לשמור על קו פילטר ישיר של לוגיקה מתאימה של סימפוניות.

עבור פעולות מורכבות כמו FFTs, לשקול באמצעות ליבות IP ייעודיות כבר אופטימיזציה עבור ארכיטקטורת היעד. ליבות אלה לעתים קרובות לדחוף את השימוש DSP גבוה אבל לשמור על דרך מקבילות צינורות.גם אם ה- IP הוא שחור-box, אתה יכול להגביל את המיקום שלו באמצעות הוראות הרצפה כדי להבטיח שהוא נשאר בתוך אזור מסוים של DSP. כאשר באמצעות HLS, לאפשר DSP אוטומטית מיפוי ו-DUTFx0.

כתובת: Ruting Congestion

אותות שליטה גבוהים (resets, לאפשר אותות, קווי גורם) יכול להפוך routing כתמים חמים. השתמש איפוס סינכרוני, לשכפל רשתות עם ידני או כלי-שימושיים שכפול מוקצה, ושמירה על השימוש ב-buffer העולמי.comperation חלקית., אם כי מתקדם, יכול לאפשר FPGA יחיד כדי לארח מספר אישיות רכישה, החלפת פחות בשימוש בשימוש יעיל עבור ערוצים אמיתיים; לעתים רחוקות יותר מ- 80% של חסימתם של פונקציות אבטחה ו- RAM.

Use tool-specific commands to analyze congestion: in Vivado, run report_route_status; in Quartus, use the Chip Planner to view routing utilization. If a particular region shows high congestion, consider moving some logic to a different area using pblocks or manual placement constraints. For large multi-channel designs, it is often beneficial to separate the I/O logic and processing logic physically on the die to reduce cross-chip routing. The device’s clock region boundaries serve as convenient partition boundaries.

אופטימיזציה ללא ביצוע משמעותי

בכרטיסי DAQ או צמידים מרוחקים, צריכת החשמל היא קריטית כמו דרך לוח. FPGAs הם חד-משמעיים כוח-הungry, אבל כמה טכניקות יכולות לרפא פסולת.

שעון GING ו- Dynamic Power Reduction

למרות ש- FPGAs לא תומך שעון מוטבע היטב המתפתל בקלות כמו ASICs, רוב הכלים מאפשרים כעת שעון אוטומטי מתפתל באמצעות שדרת בקרת השעון של אינטל כאשר מודולים שלמים הם בטלים. במערכת DAQ, מנוע הרכישה עשוי לרוץ ברציפות, אבל לאחר עיבוד צינורות, ממשקים מארחים, או בקרים תצוגה לעתים קרובות יש שימוש זמניים המאפשרים שעונים על גבי שעון קצה וספקים של מנועים של מנועים סטנדרטיים של 1GEP.

שקול באמצעות תכונות ניהול כוח של המכשיר: ב Xilinx UltraScale +, PS (מערכת עיבוד) יכול להיות שערה באופן סלקטיבי, אבל אפילו בעיצובים לוגיים טהורים, אתה יכול להשתמש קלטות כוח על טרנזירים ו PLL במהלך מצבי עמידה (מערכת ההפעלה) עבור רכישת הדופק מבוסס (למשל, מכ"ם או לידר), אתה יכול להוריד את כל שרשרת האספקה בין שידורים מוקדמים של כלי פעולה (IX) לפני הפעלת שימוש ב-ידי שימוש ב-ידי שימוש ב-ידי שימוש ב-ידי ממשקיטר (SIX) לפני שימוש ב-ידי שימוש ב-ידי שימוש ב-ידי שימוש ב-ידי שימוש ב-ידי שימוש ב-ידי ממשקי כוח).

אופטימיזציה לזיכרון וזיכרון

בחר את מתח ההיצע הנמוך ביותר שרמת המהירות מאפשרת.במקרים מסוימים, מגובה מהירות -2 עד 1 וצמצום המתח הליבה יכול לרס את הכוח הדינמי והטיטיטי ביותר מ-30%, תוך עמידה בתזמון לאחר אופטימיזציה זהירה. עבור ממשקי זיכרון, להשתמש בתצורה הקטנה ביותר של DDR העומדת בממשקי רוחב פס של 72 סיביות DDR4 צורכת באופן משמעותי יותר מ-32 סיביות, במיוחד כאשר אני יכול להעלות את רוחב הפסיבי, אך ורק לאחר מכן, אם הוא מסוגל לכווץ את רוחב הפסיבי, אך ורק לאחר ה- HBid, אך הוא מסוגל למחזור רוחב הפסימי, אך ורק בתקופות של צריכת רוחב הפסימי, אך ורק לאחר ה- HDR מעולה.

לעתים קרובות נוסף מחיסכון בכוח הוא השימוש של אות שונה ברמת הלוח.למרות LVDS הוא בדרך כלל כוח נמוך יותר מאשר יחיד מראש במהירויות גבוהות, התנגדות לסיום יכול לבזבז כוח אם לא בקפידה.לתקני ממשק כמו JESD204B, הסיום הוא בדרך כלל פנימי ל- LVDS, להשתמש על-ידי הגבלת 100-oh כאשר ניתן למזער ביצועים מדויקים של DC, אשר יכול גם להפחית את החוזקה על ידי ה- DC-CDC.

גישות עיצוב מודולריות ו- IP מבוססות

מערכות DAQ מורכבות נבנות לעתים רחוקות מגרד. Aמודולריות עיצוב מתודולוגיה - מדגימה את המערכת לבלוקים הניתנים להגדרה, מוגדרים היטב עם ממשקים סטנדרטיים (AXI4-Stream, Avalon, or Wishbone) - מפיץ את הפיתוח והאימות.כל חזית ADC, מודולים מסנן, DDS ו-DMA ניתן לפתח ולאומת באופן עצמאי, מחובר באמצעות רשת זרימה על ידי זרם על בסיס מסגרת פתוחה של קוד פתוח של נתונים.

מינוף גבוה-Level Synthesis (HLS)

עבור בלוקים אלגוריתמיים כמו זיהוי שיא בזמן אמת, ניתוח בצורת הדופק, או למידת מכונה הקצינה, HLS יכול להפחית באופן משמעותי את זמן הפיתוח.כלי פיתוח כגון Vitis HLS או Intel HLS מארגן C/C++ כדי לייעל RTL, באופן אוטומטי צינורות ומיפוי לחסום את ה- RAM. כאשר משתמשים ב- HLS, תמיד ליישם את FLT:2 ו-FLT 3DG כדי להשיג התנהגות, כדי לתקן את ה-OTM כדי לתקן את ה-R.

לתוצאות הטובות ביותר, לאמץ את HLS מוקדם במחזור העיצוב לאלגוריתמים אבטיפוס, אך להיות מוכן למתן יד על נתיבים קריטיים ב RTL אם סגירת התזמון הופכת קשה. HLS השתפרה באופן משמעותי, אבל הם עדיין יכולים ליצור מבנים קדחתניים עבור לולאות עם תלות בנתונים מורכבים. השתמש בפרופיל זיהוי בלוקים IP כי צורכים את המשאבים או מפרים את התזמון, ובאופן סלקטיבי מחדש בפונקציות אלה, אך גם באמצעות שימוש ב-RTL.

בניית רשת שידור ב- Chip

בעיצובים רב ערוצים גדולים, העברת נתונים מעשרות מקורות ליעדי עיבוד מרובים או אחסון יכולים להפוך לסיוט נעים יותר במקום חיבורים נקודתיים לנקודה, ליישם קישור זרימה קל באמצעות מתגי AXI4-Stream או גישה עתית טווחי טווח (TDM) מאפשר ל- FXI4-Stam Interconnect IP ו- Intel-Strex-stexicial Access ללא ספירת מעבדים משמעותיים.

המונחים: in-System Debug

סימבול לבדו אינו יכול ללכוד את כל ההשפעות בעולם האמיתי: רעש בכוח, ג'ייטר, צ'רץ' וסחף תרמי כל להתנהג בדרכים עדינות. אסטרטגיית אימות חזקה משלבת סימולציה RTL, סימולציה ברמת השער האחורית של התזמון, ובדיקות חומרה נרחבות.

סימולציה עם רקטורים אמיתיים

צור מודלי ADC אשר מחקים את שעון Jitter, metastability, ומילים שליטה לא יסולא בפז. עבור JESD204B, להשתמש ב- IP אימות זמין מסחרית (VIP) ממוכרים כמו קדינס או ספריות קוד פתוח כדי להזריק שגיאות סינכרון, חילופי נתיבים, ו- 8B/10B שגיאות פירוק מקבילות.

עבור בדיקות סינכרוניזציה מרובות-FPGA, סימולציה של המערכת כולה באמצעות מבחן משותף המדגמים את השעון המשותף ואת אותות הסינכרון. השתמש במערכת Verilog ממשקים כדי להפשט את השכבה הפיזית ואת המהירות סימולציה.בנוסף כוללים גם תזמון של הערות עבור ה- PCB ואת אותות השעון החיצוני כדי לתפוס את ההתקנה / עכבות מוקדם. מעצבים רבים שוכחים לחקות את הרצף הראשוני של ADC (הת באמצעות אותות FDC (הת דרך אותות FIGA, זמן זיהוי מראש, זמן לכידתומתיקים).

In-System Debug and Performance Monitoring

Embedd a Small תוכנה גישה ביצועים ניטור הליבה כי עוקב רמות FIFO, שיעורי עסקאות DMA, קישור שגיאות נגד, וחיישנים טמפרטורה.חשוף זה באמצעות PCIe BAR לרשום או ממשק פשוט AXI4-Lite. כלים כמו חיישנים של Xilinx Integrated Logic Analyzer (ILA) או Intel Touch, בעוד מוגבל בעומק, הם בלתי חוקיים עבור תזמון אמיתי תזמון / רצף חשמלי פעיל (Ricial) עבור כל רצף חשמלי סימולציה / סימולציה של BRicial) או רצף חשמלי (IRLDS) או רצף אמיתי של bitial (ILA) או לוגי (ILA) או Intel Tap תזמון (IRLDIVE) או תזמון (ILA) או Intel Tap Plugericial תזמון (ILA) או Intel Tap Plugyzer (ILA) או תזמון (ILA) או סימולציה אחורית) או תזמון (ILA) או Intel Tap Tap Tap תקף (ILA) או תזמון (ILA) או תזמון (ILA) או תזמון (ILA) או Intel Tap תקף, בעוד מוגבל, בעוד מוגבל, בעוד מוגבל, בעוד מוגבל, בעוד מוגבל, בעוד מוגבל, בעוד מוגבל,

שקול ליישם מצב מבחן עצמי מובנה (BIST) המטאטא את כל ההגדרות של רווח ו offset תוך הזרקת רמת DC ידועה (התוצאה BIST ניתן לאחסן ברישום עבור מערכות הדבקה.במערכות מבוזרות שדה, יכולות דה-בווג מרחוק הם חיוניים: להשתמש בממשק JTA-over-Ethernet (למשל, באמצעות Xilinx) או לטבול אותם עם טמפרטורות רכות (NB) או טבוליות (NCR) או , כדי לשלוח להם טבול) טבול (NCR) טבול (NCR) או .

דוגמה אמיתית לעולם: 128-Channel Phased-Array מקבל

קח בחשבון מערכת של 128 ערוצים דיגיטליים של קובצי ערוץ ב-250 MSPS עם החלטה של 14 סיביות. Total throughput הוא 448 Gbps. על ידי פריסת שמונה 16-ערוצי נתונים JESD204B, כל אחד מחובר ל- GTH ייעודי המגביל את CDR2 CDR של CDR-R.S.D.S.D.D.D.S.D.D.S.D.D.S.D.D.D.D.S.D.D.D.D.D.D.D.D.D.D.D.D.D.D.D.D.D.D.D.D.D.D.D.D.D.S.D.S.S.D.D.D.D.S.S.D.D.D.S.D.D.S.S.D.D.D.D.D.D.D.S.S.S.S.S.S.S.S.S.S.S.S.S.S.D.S.S.S.D.D.S.S.S.S.S.S

במהלך אימות, הצוות השתמש בתבנית אישית של גנרטור על אחד FPGA כדי לדמות נתונים ADC לתוך אחר, המאפשר בדיקות טרום-סילייקון של אלגוריתמים beamforming.הם גם הוסיפו ליבות ILA על כל הפלט של SLR כדי ללכוד אירועים שחיתות נתונים מזדמנים שבוצעו על ידי רזולוציה בין-SLR ריתוק.לאחר הוספת רישומים על מעבר SLR, העיצוב השיג שגיאות בטווח של 2.5 מיליון טרה-מטר (R) רזולוציה מלאה של רזולוציה).

חיפוש ראשי: AI-Accelerated DAQ ו- Edge

הגבול של Multi-channel DAQ הוא יותר ויותר על אינטליגנציה בקצה.FPGAs עם מעבדי AI משובצים (Xilinx Versal AI Engine, Intel AI Tensor אריחים) מאפשר על-ידי מיצוי תכונה , זיהוי אנומלי, והפחתה של נתונים, ומאפשר רק אירועים סלקטיים כדי להיות מועברים ל-Dyperating אלה לתוך צינור DAQ דורש חלוקה זהירה: שמירה על פרוטוקול אבטחה גמישה של אבטחה אלגוריתמית של אבטחה אלגוריתמית של אבטחה אלגוריתמית של אבטחה אלגוריתמית של אבטחה אלגוריתמית של אבטחה אלגוריתמית אלגוריתמית, תוך כדי תיקון אבטחה מוקדמת אלגוריתמית של אבטחה אלגוריתמית של 10.

בעוד מנועי AI הופכים חזקים יותר, לצפות לראות מערכות DAQ מרובות ערוצים שיכולים להתאים את הפרמטרים המסנן שלהם ולעורר פרמטרים בזמן אמת על בסיס סףים נלמדים.זה סוגר את הלולאה בין רכישה וניתוח, המאפשר חיישנים אינטליגנטיים כי עצמים בקנה מידה והגדרה מחדש. FPGAs ממוקמים ייחודי ליישם ארכיטקטורות heterogeneous, ואת הטכניקות אופטימיזציה שדנו במאמר זה יישארו חיוניות כמו ספירות ערוץ להמשיך לגדול מהירויות להמשיך.

מסקנה

אופטימיזציה של עיצוב FPGA עבור רכישת נתונים רב ערוצים דורש תשומת לב מקבילה, שעונים, אדריכלות זיכרון, I / O הפריסה, וכוח.לא כדור כסף אחד קיים; במקום זאת, צינורות עמוק, רצפת משאבים זהירה, מעבר שעון חזק, ואימות יסודי של מערכת טיפול יעיל יותר של מערכות הפעלה מהירה יותר של אנרגיה, כמו גם מדדי פיתוח רחב יותר של מערכות הפעלה יעילה יותר של אנרגיה, כמו PG-מדגם יעיל יותר של פחמן-מדגם יעיל יותר, כמו PG-מדגם יעיל יותר, כמו גם תכונות יעילות גבוהה יותר של מערכות עיבוד אנרגיה.