מבוא ל Band Pass Filter Design in High-Frequency Trading

מערכות מסחר גבוה (HFT) תלויות בעיבוד אותות נמוכים מאוד כדי ללכוד microthers של יתרון בשוק.ב הליבה של רשתות אותות רבות הוא הלהקה לעבור מסנן - רכיב כי באופן סלקטיבי עובר רכיבים תדירות בטווח מוגדר תוך דחיית אסטרטגיות של רעש פס והתערבות כדי לשפר את העיצוב של מסננים אלה אינו רק פעילות תיאורטית; הוא משפיע ישירות על המהירות, הדיוק, ומסחר של פרופילים מתקדמים של רשתות הפעלה (R) באופן ספציפי של פרופילים מתקדמים של תאים מתקדמים, כדי לשפר את פרופילים מתקדמים של תאים מתקדמים, כדי לתקן את פרופילים מתקדמים של פרופילים מתקדמים (R) אלגוריתמים של תאים מתקדמים של תאים מתקדמים של פרופילים).

מדוע פילטרים של Band Pass הם קריטיים במערכות HFT

מערכות HFT לעיכול נתונים בשוק ברזולוציה גבוהה - לעתים קרובות קר-בי-טק בשיעורים מעל מאות אלפי אירועים בשנייה. Raw נתונים מכילים רעש הרץ מציטוטים, פקודות מלוטשות, וצ'אט אלקטרוני.ללא סינון, אלגוריתמים יכולים לנטר את הרעש באופן שגוי כמו אותות חישוביים יעילים, המוביל לביצוע שגיאות או להורדת הזדמנויות להורדת Band.

פרדוקס עיצוב מפתח ומסחר

חיתוך תדירות ו- Passband Ripple

(ב) , [13] , ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

תצלום: Roll-off Sharpness

הזמנות מסנן גבוהות יותר מניבות תנופה תלולה מחוץ לפס המעבר, אשר שימושיות לדחיית רעש אגרסיבי.עם זאת, הגדלת ההזמנה גם מגבירה את העיכוב בשלב ואת המורכבות חישובית.ב HFT, כל ננו השני של עניינים, כך סדר מסנן חייב להיות ממזער בעוד עדיין לעמוד בדרישות העצירה או הסימון של שלב לא-לינארי, עיצוב 4th-order לעתים קרובות מכה טוב עבור דרישות קלושט, אבל לאפסה, אבל לאפסהטיפוס חד-שלבי או ליתר דיוק.

פילטרים: Butterworth, Chebyshev, Elliptic, Bessel

  • (ב) [ה]: [ה]: [ה], אין תגובה של שלב [של] באופן מתון אינה לינארית.
  • (ב) [15] , ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (ב) [15] ⁇ : ⁇ ⁇ : ⁇ בפסקות בלבד, אך בדרך כלל דורש סדר גבוה יותר כדי להתאים את הביצועים באופן נדיר בשימוש ב HFT בשל שימוש פחות יעיל של ברזים.
  • (ב) [15] , ⁇ : ⁇ ב-[[1924]] ו[[1924]], [[1924]]]]]], [[1924]]]]]], [[1924]]]]]]]] ו[[1924]]]], [[1924]]]]]], [[1924]]]]]]]]]], [[1924]]]]]]]]]]]]]]]]
  • (FLT:0)BesselveFLT:1: תגובה של שלב קוויר (עיכוב קבוצתי) שימור צורת אות, אבל עם ה-Slereest roll-off העניים בשימוש כאשר מצמצם עיוות גלפור הוא רב-חשיבות, כגון ערוצים קריטיים-תזמון.

עבור HFT, מסנני אלפטיים הם לעתים קרובות לטובת הבחירה הגבוהה שלהם, אבל את עיוות שלב יש לפצות באמצעות שוויון דיגיטלי אם נעשה שימוש בלולאות החלטות מהירות גבוהה. Butterworth נשאר ברירת מחדל בטוחה כאשר פרוטוטיפטציה.

שיעור הנפיחות והאנטי-פליה

משפט Nyquist קובע כי שיעור הדגימה חייב להיות לפחות פעמיים את התדירות הגבוהה ביותר נוכח קלט אנלוגי. in HFT, הזנת נתונים שוק בדרך כלל ארוז במרווחים קבועים (למשל, 100 מיקרומטר לעדכון), אבל בתוך אנלוגיה-to-דיגיטליים מומרים (ADCs) בדגמי RF-ends על מנת לקפל עד 10.S.

טכניקות אופטימיזציה מתקדמות

Digital vs. Analog Filterlementation

מסננים Analog (RLC או Active Op-amp) מציעים מאוד נמוך מאוד - בעצם עיכוב ה propagation של הרכיבים - אבל רגישים לסחף טמפרטורה וסובלנות רכיב.פילטרים דיגיטליים (FIR / IIR המיושמת ב FPGAs או ASICs) מספקים תגובה מדויקת, חוזרת על תדירות, אבל להציג משיכה דטריסטית שווה לעיכוב של הפילטרים של HFT, הם גישות אנלוגיות מינימליות ל-FCC.

פילטר ל- Dynamic Market Conditions

מיקרו-מבנה שוק הוא לא-סטריון; רכיבי התדר הדומיננטיים משתנים במהלך תקופות של תנודתיות גבוהה, אירועי חדשות, או נזילות נמוכה. להקה אדפטיבית לעבור מסנן יכול להתאים את התדרים שלה בזמן אמת בהתבסס על הערכה ספקטרלית של האות הנכנס.טכניקות כגון מתג Least Mean Squares (LMS) או Recursive Leasts (RLS) ניתן להשתמש כדי לסינון יעיל יותר.

שיקולים של FPGA

FPGAs הם הפלטפורמה הדומיננטית לעיבוד אותות HFT בגלל השקיפות ה ⁇ שלהם וארכיטקטורה המקבילה.כאשר עיצוב להקה להעביר מסנן על FPGA, שיקולים מרכזיים כוללים:

  • (FLT:0) שימוש בקוד ResourceingFLT:1: מסננים FIR דורשים מכפילים ותוספים; כיון זהיר אופטימיזציה יעילה להפחית את השימוש בהגיון.
  • (ב) יש צורך בזרימה:0) שלבים פילין: לולאות אלגבריות יש צורך למזג את התזמון הקרוב, אך כל שלב צינור מוסיף עצלות.
  • (FLT:0) דיוקמרטוט יעיל (FLT:1): שימוש ב- 16 סיביות חתום על coefficients הוא נפוץ; הפחתת 12 סיביות יכול לחסוך משאבים אבל עשוי לגרוע מעצירת העצירה.
  • (FLT:0) מחיקה ו- InterpolationFreaLT:1): אם הלהקה עוברת היא צר יחסית לשיעור הדגימה, אדריכלות רב-יבשת (CIC מסנן ואחריו FIR) יכול להפחית באופן דרמטי את השימוש במשאבי ואת הגינות.

שלב קואריזציה וקבוצתיות נדחה לשווה

שלב לא לינארי (במיוחד במסננים IIR) יכול לעוות את הצורה של אותות השוק המשתנה במהירות, גרימת זיהוי דפוס כוזב.כדי לשמור על שלמות האות, מעצבים יכולים להשתמש מסננים כל-pass כמו phas שווה לאותם כוכבים לאחר שלב הלהקה לעבור. לחלופין, סימטרי FIR סימטרי ± באופן חד-משמעי יש בשלב IFT, FIR סימטרי של סדר 20-40 יכול לספק מספיקסלקטיביות עם עיכוב קבוע, על ידי קבוצה של זמן קצר יותר מאשר IFactr.

עיצוב מעשי

שימוש ב- Python ו-Syfil for Design

Python עם הספרייה של EF:0) מספק שרשרת כלים חזקה וחופשית לעיצוב ראשוני.

  1. (ב) , כפליים (בקיצור: ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  2. (ב) או ב' (ב) - ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  3. תגובה על תדירות ותגובה שלב עם (FLT 3: 3).
  4. קביעת אפקטיביות לנקודות קבועות (השערות ב- Python עם FPLT:4) ולוודא כי הפסקת החדירה עונה על דרישות.
  5. יצוא קידודים כ-VHDL/Verilog קבועים של מערך FPGA.

(ב) ,5 (ב) ,5) ל- IIR ו-FLT:6 עבור תיעוד מפורט, ראה את הרשמי FLT:0SciPy Signal Reference ReferenceveFLT 1

סימבול ואימות עם נתוני שוק אמיתי

לאחר תכנון המסנן ב- Python, סימולציה של השפעתה על נתוני קרציות בפועל (למשל, רמה 1 ציטוטים או הדפסים מסחריים) השתמש בחלון קצר מזחלות וליישם את המסנן באמצעות התפלגות 7 (FLT 7) השווה את הפלט המסונן לאות הגלום.

  • שגיאה מרובעת (MSE) בין אותות מסוננים וגלומים (lower הוא טוב יותר עבור עיוות מינימלי).
  • מספר מעברים מזויפים או overshoots שיכולים לגרום לסחר.
  • Latency הציג: למדוד את זמן עיכוב התגובה האימפולסיבית של המסנן (עיכוב קבוצתי במרכז פס).
  • עלות משלימה: מספר פעולות להכפלה לדגימה.

יש לרוץ יותר מכמה ימים של נתונים כדי לכסות מדינות שוק שונות: נורמלי, תנודתי ושקט.

בדיקות ביצועים בזמן אמת ב-FPGA

לאחר המסנן מסונתז על FPGA (למשל, Xilinx Kintex או Intel Arria), בדיקה עם וקטור מבחן ידוע (למשל, אות צ'ילוף מ גנרטור אות מוזרק דרך החזית האנלוגית הקדמית) למדוד את ה- SNR של הפלט ולוודא כי התגובה תדירות להתאים את העיצוב.

מקרה מחקר: עיצוב של 50-100 הרץ Band Pass Filter עבור Tick Data

שקול מערכת המקבלת נתונים NASDAQ TotalView-ITCH בשיעור שיא של 100 מיליון הודעות לשעה.השעון הפנימי מדגימה את האות האנלוגי (אם באמצעות הזנת נתונים מבוססת רדיו) הוא 1 MSS. להקת תדר היעד לוכדת תנודות קצרות טווח הנגרמות על ידי יצרני שוק.

  1. (FLT:0)SpecificationsFLT:1: קיצוץ נמוך = 50 הרץ, קיצוץ גבוה = 100 הרץ, הפסקת פס ⁇ 40 dB ב 20 הרץ ו -200 הרץ, לעבור פס ripple ⁇ 0.5 dB.
  2. (ב) [15] ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  3. (FLT:0)ImplementationFLT:1: השתמש במבנה Direct Form II transposed עבור פחות רישומים.Piline 3 שלבים כדי להשיג 200 MHz שעון.
  4. (FLT:0)ValidationFLT:1: סימלוט עם 10 שניות של נתונים טייפיים רשומים. SNR שיפור של 12 dB. שיעור ההדקה כוזב מופחת ב -70% בהשוואה לנתונים שאינם ממוסומנים.

דוגמה זו מראה כי עיצוב זהיר יכול להשיג סינון אגרסיבי מבלי להקריב את הכדאיות אולטרה נמוכה הנדרשת עבור HFT.

מלכודות נפוצות וכיצד להימנע מהם

  • (FLT:0) אבחון הקבוצה מעכב וריאציות וריאציות לאחור: שלב לא-לינארי יכול לגרום לצלחות תזמון תוך-יום שזרקו את ה-Co-location arbitrage. Alwaysסימולציה של עיכוב קבוצתי ולבחון את כל ה-F-pass שווה.
  • (FLT:0) מעל ל-filterigingFLT:1: שימוש גבוה מדי סדר או צר מדי רוחב פס מסיר אותות שוק משמעותיים.
  • (FLT:0) ,Negting coefficientization FIRLT:1; Floating-point coefficients לבצע היטב בסימולציה אבל יישום קבוע של נקודות יכול לגרום לאי יציבות, במיוחד עבור מסננים IIR גבוה יותר של Q. השתמש 16 סיביות או גבוה יותר עם סיבוב ושקע.
  • (FLT:0)Failure כדי להסביר את ה-ADC לפני-end לא-לינאריותFLT:1: Real-world ADCs מציג עיוות הרמוני שיכול ליצור כינויים בתוך ה- Pass. מסנן נוסף בתדירות הדגימה עשוי להיות נחוץ.
  • (FLT:0) עצלות מסתירה את FLT:1: כמה מעצבים צינורות במידה רבה כדי לשפר את לוח הזמנים אבל הזנחה של תקציב השקיפות הכולל.כל שלב צינור מוסיף מחזורי שעון.כמעט עצלות מסנן חייב להתאים בחלון הזמן של מערכת HFT (לעתים קרובות sub-microII).

משאבים חיצוניים

  • (ב) ,0) מכשירים אירולוגיים - הבנת היסודות של מסננים של בנדק 3
  • (ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (ב) ◄ [17] ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

מסקנה

Band Pass סינון עיצוב עבור מערכות מסחר גבוה הוא בעיה אופטימיזציה רב-אובייקטיבי הדורשת עצירות מסחר זהירה ביןסלקטיביות, לינאריות שלב, שקיפות ושימוש משאבים. על ידי בחירת הפילטר המתאים, סדר ופלטפורמת יישום, מהנדסים יכולים לשפר באופן דרמטי את איכות של נתוני שוק לתוך אלגוריתמים מסחר.אסטרטגיות המתוארות - מעיצוב אנליטית ב- Python ל-FPGA ומימוש אמיתי- סימולציה, כמו גם שיפור משמעותי של יכולת סימולציה להגדלת נפח מסחר.