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परिचय: हाई स्पीड डिजाइन में हिडन चैलेंज
उच्च गति इलेक्ट्रॉनिक डिजाइन अब उद्योगों में आदर्श हैं - 5G बुनियादी ढांचे और ऑटोमोटिव रडार से लेकर मेडिकल इमेजिंग और क्लाउड कंप्यूटिंग तक। चूंकि क्लॉक आवृत्तियां गीगाहर्ट्ज रेंज में चढ़ती हैं और एज दरें पिकोसेकंड तक सिकुड़ती हैं, सर्किट बोर्डों और घटकों की भौतिक वास्तविकता उन प्रभावों को लागू करती है जिन्हें अनदेखा नहीं किया जा सकता है। सबसे अधिक आक्रामक और परेशानी में पैरासिटिक तत्व हैं - एक संभावित अनुपालन को नियंत्रित करने और उसकी साइट पर निर्भरता को नियंत्रित करने के लिए एक अतिसंवेदनशीलता है।
क्या हैं पैरासिटिक? एक गहरा देखो
पैरासिटिक विद्युत गुण हैं जो सर्किट की भौतिक संरचना से उभरते हैं, जानबूझकर डिजाइन से नहीं। वे जहां भी दो कंडक्टर एक दूसरे (कैपेसिटेंस) के पास होते हैं, जहां भी वर्तमान में एक लूप (प्रेरणा) में बहती है, और जहां भी सामग्री परिमित चालकता (प्रतिरोध) होती है। हर वास्तविक घटक - एक प्रतिरोधी, संधारित्र, आईसी पैकेज, के माध्यम से, या ट्रेस-कैरिज परजीवी तत्व जो उच्च आवृत्तियों पर महत्वपूर्ण हो जाते हैं।
पैरासिटिक कैपेसिटी
एक द्विचालक द्वारा अलग किए गए किसी भी दो कंडक्टर के बीच पैरासिटिक समाई रूपों में, इसमें आसन्न निशानों के बीच समाई, एक ट्रेस और ग्राउंड प्लेन के बीच और घटक लीड के बीच शामिल है। उच्च आवृत्तियों पर, ये अप्रयुक्त संधारित्र युग्मन पथ बनाते हैं जो एक नेट से दूसरे तक शोर स्थानांतरित कर सकते हैं, सिग्नल की अखंडता को कम कर सकते हैं और उत्सर्जन बढ़ा सकते हैं। उदाहरण के लिए, एक MOSFET के नाली और गेट के बीच परजीवी समाई स्विचन कन्वर्टर्स में अवांछित प्रतिक्रिया और दोलन का कारण बन सकती है।
पैरासिटिक इंडक्शन
पैरासिटिक प्रेरण एक लूप में वर्तमान प्रवाह द्वारा उत्पन्न चुंबकीय क्षेत्र से उत्पन्न होता है। प्रत्येक कंडक्टर-तार, ट्रेस, माध्यम से, या बांड तार- में आत्म-प्रेरणा होती है, और वर्तमान पथ द्वारा गठित लूप क्षेत्र कुल प्रारंभ को निर्धारित करता है। उच्च गति वाले डिजिटल सर्किट में, बिजली वितरण नेटवर्क में परजीवी प्रेरण जमीन उछाल और वोल्टेज डूप का कारण बनता है, जबकि सिग्नल पथ में यह प्रतिबिंब और रिंग बना सकता है। एक के माध्यम से या एक कनेक्टर की प्रेरण नैनोहेनरी के दसियों जोड़ सकती है, जो 1 गीगाहर्ट्ज़ पर ओम के दसियों की प्रतिबाधा बन जाती है - एक साफ संकेत को भ्रष्ट करने के लिए हालांकि।
पैरासिटिक प्रतिरोध
पैरासिटिक प्रतिरोध में तांबे के निशान का डीसी प्रतिरोध, कनेक्टर्स के संपर्क प्रतिरोध और आवृत्ति के साथ त्वचा प्रभाव प्रतिरोध शामिल है। जबकि अक्सर छोटे, परजीवी प्रतिरोध ओमिक हानि, हीटिंग और सिग्नल क्षीणन में योगदान देता है, और यह उस परावर्तन सर्किट बनाने के लिए समाई और प्रेरण के साथ बातचीत करता है जो शोर को बढ़ा या नम कर सकता है।
क्यों पैरासिटिक मैटर
विद्युत चुम्बकीय संगतता (ईएमसी) में दो पहलू हैं: उत्सर्जन (अधिक विद्युत चुम्बकीय ऊर्जा एक उपकरण विकिरण) और संवेदनशीलता (कैसे अच्छी तरह से यह बाहरी हस्तक्षेप का सामना करता है)। पैरासिटिक दोनों को प्रभावित करते हैं। उच्च गति पर, हर अप्रयुक्त संधारित्र और प्रारंभकर्ता सिस्टम से जोड़े या बाहर के लिए ऊर्जा के लिए एक मार्ग बन जाता है।
बढ़ी हुई EMI उत्सर्जन
पैरासिटिक तत्व ब्रॉडबैंड शोर के स्रोत में एक स्वच्छ डिजिटल संकेत बदल सकते हैं। उदाहरण के लिए, एक तेज बढ़त दर (उच्च DV/dt) एक लंबे ट्रेस के लिए पैरासिटिक कैपेसिटी के माध्यम से मिलकर एक सामान्य मोड वर्तमान बनाता है जो कुशलतापूर्वक विकिरण करता है। इसी तरह, रिटर्न पथ में पैरासिटिक प्रेरण जमीन वोल्टेज उतार-चढ़ाव का कारण बनता है जो अनजाने में एंटेना को चलाते हैं। घड़ी संकेतों से उच्च आवृत्ति हार्मोनिक I/O केबलों में पैरासिटिक्स के माध्यम से जोड़ा जा सकता है, उन्हें नियामक सीमाओं से अधिक रेडिएटर में बदल देता है।
अवक्रमित प्रतिरक्षा और संवेदनशीलता
पैरासिटिक बाह्य क्षेत्रों के लिए सर्किट को अधिक संवेदनशील बनाते हैं। ट्रेस प्रेरण और इनपुट समाई के बीच एक परजीवी प्रतिध्वनि एक विशिष्ट आवृत्ति पर एक अंतर संकेत को बढ़ा सकती है, जिससे तर्क त्रुटियां या लच-अप हो सकती हैं। संवेदनशील एनालॉग सर्किट में, एक शोर डिजिटल सेक्शन से परजीवी समाई कम शोर वाले एम्पलीफायर में शोर को इंजेक्ट कर सकती है, जिससे सिस्टम प्रदर्शन को कम किया जा सकता है।
सिग्नल अखंडता गिरावट
जबकि सिग्नल की अखंडता को अक्सर ईएमसी से अलग से इलाज किया जाता है, दोनों को अंतरंग रूप से जुड़े हुए हैं। परजीवी के कारण प्रतिबिंब, रिंगिंग और क्रॉसटॉक न केवल भ्रष्ट डेटा बल्कि अतिरिक्त उच्च आवृत्ति ऊर्जा का उत्पादन भी करता है जो उत्सर्जन में योगदान देता है। खराब प्रतिबाधा नियंत्रण के साथ एक हानिपूर्ण संचरण लाइन एक अच्छी तरह से मिलान से अधिक विकिरण करेगी। इस प्रकार, पैरासिटिक्स को नियंत्रित करने से सिग्नल की गुणवत्ता और ईएमसी दोनों को एक साथ बेहतर ढंग से सुधार होता है।
डिजाइन रणनीतियाँ पैरासिटिक को छोटा करने और ईएमसी में सुधार करने के लिए
इंजीनियर्स ने परजीवी प्रभाव का प्रबंधन करने के लिए डिजाइन प्रथाओं का एक मजबूत सेट विकसित किया है। ये रणनीतियां लेआउट, घटक चयन, स्टैक-अप डिज़ाइन और सिमुलेशन को दर्शाती हैं।
लेआउट अनुकूलन
]]]पिघल क्षेत्र को कम करें: हर वर्तमान पाश एक एंटीना के रूप में कार्य करता है। लूप को छोटा रखने से - सीधे सिग्नल पथ के निकट वापसी पथ को रखने से - दोनों प्रवेश और विकिरण को प्रेरित करता है। सभी उच्च गति वाले निशानों के तहत एक ठोस जमीन विमान का उपयोग करें और विभाजित विमानों से बचें।
Proper grounding: स्टार ग्राउंडिंग, ग्राउंड सिलाई vias, और कम प्रतिबाधा ग्राउंड प्लेन आवश्यक हैं। मिश्रित संकेतात्मक डिजाइन के लिए, सावधानीपूर्वक विभाजन शोर डिजिटल सेक्शन को पार करने से रिटर्न धाराओं को रोकता है।
Via कमी: प्रत्येक के माध्यम से पैरासिटिक समाई और अधिष्ठापन जोड़ता है। महत्वपूर्ण जाल पर गिनती के माध्यम से कम करें, और लूप प्रेरण को कम करने के लिए संकेत के माध्यम से आसन्न जमीन वापसी का उपयोग करें।
सामग्री और स्टैक-अप विकल्प
पीसीबी ढांकता हुआ सामग्री और स्टैक-अप नाटकीय रूप से परजीवी समाई को प्रभावित करता है। उच्च गति वाले डिजाइनों को कम-हानि वाली सामग्रियों जैसे रोजर्स 4350B या इसोला 370HR से लाभ होता है, जो स्थिर ढांकता हुआ स्थिर और कम अपव्यय कारकों की पेशकश करते हैं। पतला ढांकता हुआ परतों के बीच समाई बढ़ाता है, जो डीकॉप्लिंग में मदद कर सकता है लेकिन क्रॉसटॉक को भी बढ़ा सकता है। एकाधिक जमीन के विमानों और नियंत्रित प्रतिबाधा परतों के साथ एक अच्छी तरह से चुना हुआ स्टैक-अप परजीवी प्रभाव को कम करता है।
घटक चयन और प्लेसमेंट
निचले पैरासिटिक्स वाले घटक चुनें: सतह-माउंट प्रतिरोधी और संधारित्रों में छेद के प्रकारों की तुलना में कम नेतृत्व शामिल है। श्रृंखला की प्रेरण को कम करने के लिए संधारित्रों को हटाने के लिए 0402 या 0201 जैसे पैकेज प्रकारों का उपयोग करें। आईसी पावर पिन के करीब जगह संधारित्र को अलग करें, शॉर्ट, वाइड निशान सीधे पावर प्लेन और ग्राउंड के माध्यम से। कनेक्टर्स के लिए, कम प्रवेश के साथ परिरक्षित प्रकार का चयन करें।
प्रतिबाधा नियंत्रण और समाप्ति
Impedance mismatch causes reflections that generate additional harmonics. Design traces for controlled impedance (e.g., 50 Ω or 100 Ω differential) using proper trace width and spacing. Use series or parallel termination to match the line impedance to the source or load, reducing ringing and emissions.
फ़िल्टरिंग और शील्डिंग
सावधानीपूर्वक लेआउट के साथ भी, परजीवी अभी भी मुद्दों का कारण बन सकते हैं। आयोजित उत्सर्जन को दबाने के लिए I / O लाइनों पर फेराइट मोती, सामान्य मोड चोक और फ़िल्टरिंग संधारित्र जोड़ें। उचित ग्राउंडिंग के साथ शील्डिंग बाड़ों में विकिरण उत्सर्जन हो सकता है; हालांकि, ढाल प्रभावशीलता सीमित है यदि जमीन कनेक्शन में परजीवी प्रेरण एक स्लॉट एंटीना बनाता है।
उन्नत तकनीक: सिमुलेशन और मापन
आधुनिक डिजाइन परजीवी प्रभावों की भविष्यवाणी करने के लिए विद्युत चुम्बकीय सिमुलेशन पर निर्भर करता है। Ansys HFSS, CST स्टूडियो, और Keysight ADS मॉडल 3D संरचना और पैरासिटिक मूल्यों को निकालने जैसे उपकरण। निर्माण से पहले पीसीबी की शक्ति अखंडता (PI) और सिग्नल अखंडता (SI) को अनुकरण करने से पूर्व अनुनाद आवृत्तियों और युग्मन पथ की पहचान करने में मदद मिलती है। Iterative अनुकरण EMC विफलताओं के जोखिम को कम करता है।
मापन समान रूप से महत्वपूर्ण है। S-parameters और प्रतिबाधा को मापने के लिए एक वेक्टर नेटवर्क विश्लेषक (VNA) का उपयोग करें, और विकिरण स्रोतों का पता लगाने के लिए निकट क्षेत्र की जांच के साथ एक स्पेक्ट्रम विश्लेषक। टाइम-डोमेन रिफ्लेक्टोमेट्री (TDR) ट्रेस चौड़ाई में vias, कनेक्टर्स या परिवर्तनों के कारण प्रतिबाधा को बंद कर सकता है।
उदाहरण के लिए: एक हाई-स्पीड डिजिटल इंटरफेस में पैरासिटिक
2.4 गीगाहर्ट्ज पर चलने वाले DDR4 मेमोरी इंटरफ़ेस पर विचार करें। उच्च गति घड़ी और डेटा लाइनें थ्रू और कनेक्टर से पैरासिटेंस के प्रति संवेदनशील हैं। यदि जमीन वापसी पथ प्रारंभ बहुत अधिक है, तो एक साथ स्विचिंग शोर (SSN) तर्क त्रुटियों और स्मृति मॉड्यूल से विकिरण का कारण बन सकता है। पीसीबी स्टैक-अप को अनुकूलित करके, सिग्नल परतों के करीब ग्राउंड प्लेन का उपयोग करके, और कम ईएसएल के साथ डीकूपलिंग संधारित्र रखने के द्वारा, इंजीनियर 10 डीबी से अधिक तक एसएसएन को कम कर सकते हैं और एफसीसी क्लास बी सीमाओं को पूरा कर सकते हैं। यह डिजाइन के दौरान पैरासिटिक्स के व्यवस्थित नियंत्रण की आवश्यकता को उजागर करता है।
निष्कर्ष: डिजाइन प्रवाह में पैरासिटिक जागरूकता को एकीकृत करना
पैरासिटिक उच्च गति वाले हार्डवेयर का एक अनिवार्य हिस्सा हैं, लेकिन वे सही ज्ञान और उपकरणों के साथ प्रबंधनीय हैं। यह समझने के लिए कि कैसे असंतोषित समाई, अधिष्ठापन और प्रतिरोध संकेत अखंडता और ईएमसी को प्रभावित करते हैं, इंजीनियर लेआउट, सामग्री और घटक रणनीतियों को अपना सकते हैं जो उनके प्रभाव को कम करते हैं। कुंजी ईएमसी को स्टार्ट-अप के बाद-साथ प्रत्येक ऑप्ट-प्रोडक्टिवेशन के लिए उपयुक्त-प्रोडक्टिवेशन के लिए उपयुक्त-संतुलन तकनीकों को प्राप्त करने के लिए।