RF फ्रंट-एंड आर्किटेक्चर का विकास

रेडियो आवृत्ति (आरएफ) फ्रंट एंड वायरलेस सिस्टम के प्रदर्शन में लंबे समय तक बाधा बन गया है। पारंपरिक डिजाइन प्रत्येक समारोह को अलग करते हैं - अलग-अलग, असत घटकों में। यह विभाजन शोर आंकड़े, रैखिकता और बिजली की खपत के बीच व्यापार-बंद को मजबूर करता है, जबकि तंग प्रतिबाधा मिलान और सावधान बोर्ड लेआउट की मांग भी करता है ताकि पैरासिटिक प्रभाव को कम किया जा सके। 20 मेगाहर्ट्ज तक चैनल बैंडविड्थ के साथ 4 जी एलटीई सिस्टम के लिए, ये दृष्टिकोण काम करने योग्य थे, लेकिन 5 जी एन आर ने 100 मेगाहर्ट्ज से अधिक बैंडविड्थ के साथ वाहक एकत्रीकरण शुरू किया और प्रति सेकंड गीगाबिट में मापा गया चोटी की दरों। एनालॉग सिग्नल बैंडविड्थ और तेजी से नाजुक पैमाने के रूप में हो जाता है।

एक एकल सिलिकॉन मरने पर एकाधिक कार्यों का एकीकरण या एक पैकेज के भीतर एक अनिवार्य बन गया है। सिस्टम-ऑन-चिप (SoC) और सिस्टम-इन-पैकेज (SiP) दृष्टिकोण अब कम शोर एम्पलीफायरों (LNAs), डाउनकनवर्टर, परिवर्तनीय लाभ चरणों और एनालॉग-टू-डिजिटल कन्वर्टर्स (ADCs) को एक सब्सट्रेट पर जोड़ते हैं। यह एकीकरण अंतर-चरण हानि को कम करने और शोर प्रदर्शन में सुधार के दौरान असत कार्यान्वयन की तुलना में 50% से अधिक भौतिक पदचिह्न को सिकुड़ता है। कुंजी सक्षम ADC गति और संकल्प में नाटकीय सुधार है जो उन्नत CMOS प्रक्रिया नोड्स द्वारा संभव हो गया है, जिससे एनालॉग-टू-डिजिटल सीमा को निकट करने की अनुमति मिलती है।

आधुनिक आरएफ फ्रंट एंड्स में एकीकृत एडीसी की महत्वपूर्ण भूमिका

एकीकृत एडीसी आरएफ संकेतों को तेजी से उच्च मध्यवर्ती आवृत्तियों (आईएफ) या यहां तक कि सीधे वाहक आवृत्ति पर अंकित करने की अनुमति देते हैं। डायरेक्ट आरएफ नमूना आर्किटेक्चर एकाधिक एनालॉग डाउनकॉनवर्सन चरणों की आवश्यकता को समाप्त करते हैं, घटक गिनती और स्थानीय दोलक (एलओ) जटिलता को कम करते हैं। उदाहरण के लिए, एक 5 जी बेस स्टेशन सीधे 4.5 जीएस / एस पर चलने वाले 12-बिट एडीसी का उपयोग करके एक 3.6 गीगाहर्ट्ज़ वाहक का नमूना ले सकता है, पारंपरिक दो-चरण सुपरहीटरोडीन श्रृंखला को बायपास कर सकता है। यह सरलीकरण चरण शोर को कम करता है, छवि अस्वीकृति के मुद्दों को कम करता है, और प्रति-तत्व चरण और आयाम नियंत्रण के साथ पूरी तरह से डिजिटल बीम को सक्षम बनाता है।

हाई स्पीड, हाई-रिज़ॉल्यूशन एडीसी लिंचपिन हैं। LPDDR5] आधारित डेटा इंटरफेस अब 24 जीबीपीएस प्रति लेन की हस्तांतरण दर का समर्थन करते हैं, कच्चे नमूने वाले डेटा को बिना किसी रुकावट के FPGAs या डिजिटल प्रोसेसर को स्ट्रीम करने की अनुमति देते हैं। आधुनिक ADCs 3 GS/s पर 11 बिट से अधिक बिट (ENOB) की प्रभावी संख्या प्राप्त करते हैं, जिससे मजबूत हस्तक्षेप करने वालों के निकट कमजोर संकेतों का पता लगाने की गतिशील रेंज की आवश्यकता होती है। नमूना दर और संकल्प के बीच व्यापार-बंद एक डिजाइन फोकस है, जिसमें कुल रूपांतरण दर को 10G-VBD में रखने के लिए 5G-BBD क्षमता वाले अनुप्रयोग शामिल हैं।

5G और Beyond के लिए कुंजी ADC पैरामीटर

  • Bandwidth: इनपुट बैंडविड्थ 10 गीगाहर्ट्ज से अधिक होना चाहिए ताकि संकेत गिरावट के बिना उप-6 गीगाहर्ट्ज़ और mmWave वाहकों का समर्थन किया जा सके।
  • Dynamic रेंज: 80 dBc से ऊपर स्थित स्पिरियस-फ्री डायनेमिक रेंज, रिसीवर को desensitizing से अंतर मॉड्यूलेशन विरूपण को रोकता है।
  • ]पावर दक्षता: 10 fJ/conversion-step नीचे योग्यता (FoM) का चित्र सैकड़ों तत्वों के साथ बड़े पैमाने पर MIMO सरणी के लिए आवश्यक है।
  • Latency: रूपांतरण विलंबता 10 ns के तहत स्वायत्त ड्राइविंग और औद्योगिक नियंत्रण जैसे कम विलंबता अनुप्रयोगों का समर्थन करता है।

एकीकरण चुनौतियां और शमन रणनीतियाँ

वादा के बावजूद, RF एनालॉग ब्लॉक के साथ उच्च प्रदर्शन वाले ADC को सह-संवर्धित करने से फॉर्मिडेबल चुनौतियों को प्रस्तुत किया जाता है। Thermal management पैरामाउंट है: एक 64-चैनल mmWave बीमफॉर्मर उपभोग 1 W प्रति तत्व एक कॉम्पैक्ट मॉड्यूल के भीतर 64 W गर्मी पैदा करता है। एम्बेडेड माइक्रोफ्लाइडिक चैनल या उन्नत थर्मल इंटरफेस सामग्री (TIMs) के साथ सिलिकॉन इंटरपोजर 125°C से नीचे जंक्शन तापमान बनाए रखने के लिए तैनात किए जा रहे हैं। वाटर कूल्ड कोल्ड प्लेट्स, डेटा सेंटर डिजाइन में आम है, अब आउटडोर बेस स्टेशन बाड़ों में दिखाई दे रहे हैं।

]Linearity and noise युग्मन समान रूप से महत्वपूर्ण हैं। डिजिटल सर्किट गीगाहर्ट्ज दरों पर स्विचन सब्सट्रेट के माध्यम से संवेदनशील अनुरूप आपूर्ति में शोर स्विचन। डीप खाई अलगाव, गार्ड के छल्ले, और कम ड्रॉपआउट नियामकों (LDOs) के साथ अलग-अलग पावर डोमेन इस को कम करते हैं। हाल के उत्पादन डिजाइन 40 डीबी या अधिक से सामान्य मोड शोर को दबाने के लिए पूरी तरह से अंतर संकेत पथ और अंतर से भिन्न एडीसी इनपुट चरणों का उपयोग करते हैं।

Clock jitter सीधे उच्च वाहक आवृत्तियों पर SNR को गिरावट आती है। 5 गीगाहर्ट्ज वाहक के लिए, RMS jitter सीमा SNR के 100 femtoseconds लगभग 55 डीबी तक। आंशिक-N वास्तुकला और अल्ट्रा-कम जिटर VCOs के साथ एकीकृत चरण-लॉक लूप्स (PLLs) अक्सर बाहरी 10 मेगाहर्ट्ज संदर्भ से चल रहा है, अब 28 एनएम CMOS में 50 fs से नीचे jitter हासिल करते हैं। बाहरी घड़ी सफाई सर्किट सतह ध्वनिक तरंग (SAW) फिल्टर का उपयोग करके अभी भी सबसे अधिक मांग वाले उपग्रह संचार अनुप्रयोगों के लिए आम हैं।

उन्नत अंशांकन तकनीक

विनिर्माण विविधताओं और तापमान बहाव लाभ त्रुटियों, ऑफसेट बेमेल और गैर-रेखीयता को जन्म दे सकता है जो एडीसी प्रदर्शन को कम करता है। डिजिटल अंशांकन एल्गोरिदम एक एम्बेडेड माइक्रोकंट्रोलर पर चल रहे हैं, लगातार एडीसी संदर्भ वोल्टेज, टाइमिंग स्कूव्स और इनपुट प्रतिबाधा को समायोजित करते हैं। Adaptive अंधा अंशांकन पृष्ठभूमि शोर अनुमान का उपयोग करके संकेत पथ को बाधित किए बिना धुंध को खत्म कर सकते हैं। मशीन लर्निंग मॉडल मापा डेटा पूर्वानुमान तापमान प्रेरित बहाव पर प्रशिक्षित किया गया और डिजिटल प्रीडिस्ट्रक्शन (डीपीडी) लूप्स के माध्यम से प्री-कंप्रीटेट किया गया है।

उभरती प्रौद्योगिकी और सामग्री

सिलिकॉन जर्मनियम (SiGe) BiCMOS प्रक्रियाएं एकीकृत आरएफ फ्रंट एंड्स के लिए एक मीठा स्थान प्रदान करती हैं, जो डिजिटल नियंत्रण के लिए CMOS के साथ 300 गीगाहर्ट्ज से अधिक एफटी के साथ विषम द्विध्रुवी ट्रांजिस्टर (HBT) प्रदान करती हैं। SiGe उच्च शक्ति घनत्व की लागत पर शुद्ध CMOS की तुलना में बेहतर रैखिकता और कम झिलमिलाहट शोर को प्राप्त करता है। सिलिकॉन सब्सट्रेट्स पर गैलियम नाइट्राइड (GaN) का उपयोग एडीसी से पहले बिजली एम्पलीफायर चरणों के लिए तेजी से किया जाता है, जिससे 50 W आउटपुट तक की दूरी पर 65% से अधिक की नाली दक्षता को बनाए रखा जाता है। GaN का व्यापक बैंडगैप रिसाव धाराओं को कम करता है और तापीय चालकता में सुधार करता है।

]Silicon photonics प्रत्यक्ष डेटा रूपांतरण के बजाय अंतर-चिप संचार के लिए उभर रहा है। उच्च गति ऑप्टिकल मॉड्यूलेटर और एक सिलिकॉन सब्सट्रेट पर एकीकृत photodetectors प्रति लेन 100 Gbps पर ADC डेटा स्थानांतरित कर सकते हैं, विद्युत अंतर-कनेक्ट हानि को कम करने और बड़े पैमाने पर समानांतरकरण सक्षम कर सकते हैं। 2024 में, Intel] ने एक ऑप्टिकल लिंक प्रदर्शित किया जिसने 1 pJ पर प्रति बिट शक्ति को कम किया, सबसे अच्छा विद्युत समाधानों की तुलना में दस गुना कम।

]Heterogeneous एकीकरण उन्नत पैकेजिंग (3D स्टैक्ड आईसी, इंटरपोजर और एम्बेडेड मर) का उपयोग करके प्रत्येक ब्लॉक के लिए सर्वोत्तम प्रक्रिया तकनीकों को जोड़ने की अनुमति देता है: पीए के लिए GaN, LNA और मिक्सर के लिए SiGe, और ADCs और डिजिटल लॉजिक के लिए उन्नत CMOS। यह दृष्टिकोण प्रशंसक-आउट वेफर-लेवल पैकेजिंग (FOWLP) को अपनाने के साथ तेज है ]Qualcomm] उनके 5G RF फ्रंट-एंड मॉड्यूल में, स्मार्टफोन एकीकरण के लिए 0.8 मिमी के तहत मॉड्यूल मोटाई को कम करता है।

5G और Beyond के लिए सिस्टम लेवल लाभ

RF फ्रंट एंड्स के साथ उच्च प्रदर्शन वाले ADCs का एकीकरण विशाल MIMO को 64 या 128 एंटीना तत्वों के साथ एक बेस स्टेशन पैनल में सक्षम बनाता है। प्रत्येक तत्व को स्वतंत्र रूप से डिजिट किया जा सकता है, जिससे डिजिटल बीमफॉर्मिंग को कई एक साथ बीम बनाने की अनुमति मिलती है जो विभिन्न उपयोगकर्ताओं की सेवा करती है। एनालॉग बीमफॉर्मिंग की तुलना में 4x से 8x तक की यह स्थानिक बहुसंकेतक सेल क्षमता है। बीम गुणांक अद्यतन में रूपांतरण से विलंबता 1 माइक्रोसेकेंड से नीचे गिरती है, जो उच्च-गति उपयोगकर्ताओं के लिए बंद लूप बीम ट्रैकिंग का समर्थन करती है।

]carrier aggregation परिदृश्य, एक एकीकृत RF-ADC मॉड्यूल आठ घटक वाहकों को एक साथ उप-6 गीगाहर्ट्ज़ और mmWave बैंड में फैले डिजिटाइज कर सकता है। ADC के भीतर उन्नत डिजिटल डाउन-कनवर्टर (DDCs) लचीला चैनल फ़िल्टरिंग और आवृत्ति अनुवाद प्रदान करते हैं, जिससे कई एनालॉग डाउनकनवर्टर को नष्ट किया जा सकता है। यह हाल के उद्योग विश्लेषण के अनुसार 5G NR बेस स्टेशनों में 30% तक बिल-ऑफ-सामग्री लागत को कम करता है।

भविष्य निर्देश: Beyond 5G में 6G

6G की ओर देखते हुए, उप-टीएचजी रेंज (100-300 गीगाहर्ट्ज) में काम करने की उम्मीद की गई, चुनौतियों को खड़ी हो गया। ADC नमूना दरों को 100 GS/s से अधिक की आवश्यकता होगी, जिसमें बहु-GHz तात्कालिक बैंडविड्थ को पकड़ने के लिए कम से कम 8-बिट रिज़ॉल्यूशन होंगे। समय-interleaved ADCs ने सैकड़ों उप-ADC को अंशांकन के साथ रोजगार दिया है, जिसमें 64 GS/s को अनुसंधान प्रोटोटाइप में परिवर्तित किया गया है, लेकिन बिजली की खपत 5 W प्रति कनवर्टर से अधिक है - उपयोगकर्ता उपकरणों के लिए अस्वीकार्य।

]Reconfigurable RF front end tunable निष्क्रियता (ferroelectric सामग्री, MEMS स्विच) और सॉफ्टवेयर-परिभाषित अंशांकन 4G, 5G, Wi-Fi 7, और भविष्य के 6G बैंड को बिना सिलोड चिप सेट का समर्थन करने के लिए एक हार्डवेयर प्लेटफॉर्म की अनुमति देगा। अंतर्निहित आत्म-परीक्षण (BIST) और मशीन लर्निंग-आधारित ट्यूनिंग के साथ एकीकृत ADC स्वचालित रूप से लाभ, रैखिकता और पर्यावरणीय परिस्थितियों में फ़िल्टरिंग को समायोजित करेगा, नाटकीय रूप से नेटवर्क तैनाती और रखरखाव को सरल बना देगा।

उन्नत सिलिकॉन प्रक्रियाओं, उपन्यास पैकेजिंग और एआई-चालित अंशांकन का संगम RF फ्रंट-एंड डिज़ाइन में एक प्रतिमान बदलाव चला रहा है। एकीकृत ADC अब एक बाद में नहीं हैं लेकिन केंद्रीय तत्व जो डिजिटल एंटीना सरणी और कल के वायरलेस नेटवर्क की चरम बैंडविड्थ को सक्षम बनाता है। जैसा कि Ericsson] उनके 6G रेडियो डिज़ाइन व्हाइट पेपर में नोट्स, एकीकृत कन्वर्टर्स के साथ एक ऑल-डिजिटल एंटीना इंटरफ़ेस में कदम अगले पीढ़ी के एयर इंटरफेस की एक निश्चित विशेषता होने की उम्मीद है। अगले पांच साल में इन तकनीकों को अनुसंधान प्रयोगशालाओं से लेकर वॉल्यूम को कैसे परिवर्तित करने के लिए चले जाएंगे।