कम वोल्टेज डिजिटल सर्किट के लिए तर्क द्वार का अनुकूलन करने के लिए बिजली की खपत को कम करने और दक्षता में सुधार करने के लिए आवश्यक है। इस प्रक्रिया में उपयुक्त गेट डिजाइन और विन्यास का चयन करना शामिल है जो विश्वसनीय रूप से कम वोल्टेज स्तर पर काम करते हैं।

कम वोल्टेज लॉजिक गेट डिजाइन के सिद्धांत

कम वोल्टेज ऑपरेशन के लिए तर्क द्वार डिजाइन करने के लिए बिजली, गति और शोर मार्जिन के बीच व्यापार-बंद को समझने की आवश्यकता होती है। लोअर वोल्टेज बिजली की खपत को कम करते हैं लेकिन धीमी गति से स्विच करने की गति और शोर के लिए संवेदनशीलता में वृद्धि भी हो सकती है।

प्रमुख सिद्धांतों में दहलीज वोल्टेज को कम करना, ट्रांजिस्टर आकार को अनुकूलित करना और रिसाव धाराओं को कम करना शामिल है। ये समायोजन विश्वसनीय तर्क स्तर को बनाए रखने और कम आपूर्ति वोल्टेज पर प्रदर्शन को स्विच करने में मदद करते हैं।

गेट ऑप्टिमाइज़ेशन की तकनीक

कई तकनीकों का उपयोग कम वोल्टेज सर्किट के लिए तर्क द्वार को अनुकूलित करने के लिए किया जाता है:

  • ट्रांसिस्टर आकार: ड्राइव शक्ति और रिसाव को संतुलित करने के लिए ट्रांजिस्टर चौड़ाई समायोजित करना।
  • Threshold वोल्टेज समायोजन: कम वोल्टेज पर स्विचन में सुधार के लिए कम सीमा वोल्टेज वाले ट्रांजिस्टर का उपयोग करना।
  • ]पावर गैटिंग: पावर को बचाने के लिए सर्किट के अप्रयुक्त हिस्सों को बंद करना।
  • ]Logic family चयन: बेहतर प्रदर्शन के लिए CMOS या कम वोल्टेज के रूप में तर्क परिवारों का चयन करना।

लो-वोल्टेज लॉजिक गेट्स के उदाहरण

आम उदाहरणों में विशेष रूप से कम वोल्टेज ऑपरेशन के लिए डिज़ाइन किए गए संशोधित CMOS गेट शामिल हैं। ये गेट्स अक्सर वोल्टेज पर कार्यक्षमता बनाए रखने के लिए थ्रेसहोल्ड वोल्टेज समायोजन और ट्रांजिस्टर साइजिंग तकनीकों को शामिल करते हैं।

उदाहरण के लिए, कम वोल्टेज एनएंड गेट को बिजली की खपत को कम करते समय विश्वसनीय स्विचिंग सुनिश्चित करने के लिए कम ट्रांजिस्टर आकार और थ्रेसहोल्ड वोल्टेज के साथ लागू किया जा सकता है।