RF回路設計では、ストレイキャパシタンスやインダクタンスなどのパラシティック要素は、回路性能に著しく影響する可能性があります。これらのパラシティックを理解し、軽減することは、望ましい周波数応答と安定性を達成するのに不可欠です。

パラシティック要素の理解

パラシティックスは、コンポーネントのリード、PCBのトレース、デバイスパッケージによって発生する抵抗、キャパシタンス、インダクタンスを意図しない。これらの要素は、信号の歪みを引き起こし、帯域幅を減らし、不要な共鳴を導入することができます。

パラシティック効果の計算

計算は、物理的寸法と材料特性に基づいて、寄生虫の静電容量と誘導を推定することを含みます。例えば、トレース間のトレイの静電容量は、トレースの長さ、幅、および誘電率を考慮する式を使用して近似することができます。

一般的な式には以下が含まれます:

  • キャパシタンス: C ≈(ε * A)/d
  • インダクタンス: L ≈μ * N^2 * A / l

緩和のための戦略

移行には、慎重にレイアウト設計、コンポーネントの選択、および特定の技術の使用が欠損の影響を減らすことが含まれます。 適切な接地、シールド、および制御されたインピーダンストは、一般的な方法です。

追加戦略には以下が含まれます:

  • 最小限のトレース長さ
  • 地上平面の使用
  • 表面実装部品を採用
  • デコップリングコンデンサの追加