導入:高速設計の秘境

高速電子設計は、今、業界全体で規範です。5Gインフラストラクチャと自動車レーダーから医療イメージングとクラウドコンピューティングまで。クロック周波数は、GIGAhertzの範囲とエッジレートの縮小にピコ秒に上昇するにつれて、回路基板とコンポーネントの物理的現実は、無視できない効果をもたらします。最も有利で面倒な点は、パラシティック要素であり、影響力は、あらゆる導体に存在する、インダクタンス、および抵抗は、直接、Fridert[F]と、パラシス(Fridert[F]をコントロールする)、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、および、

パラシティックスとは? より深い表情

パラシティックスは、意図的な設計ではなく、回路の物理的構造から出現する電気的特性です。それらは、ループ(インダクタンス)で電流が流れる、そして材料が有限の伝導性(抵抗)を持っている場所、互いに2つの導体が互いに近接する場所(キャパシタンス)、およびループ(インダクタンス)に電流が流れるところ、そして、どの材料も有限の導電性(抵抗)を持っている場所から出されるところまで現れます。すべての実際のコンポーネントは、抵抗器、コンデンサー、ICパッケージ、または追跡 - 高周波数で重要な貨物要素を運ぶ。

パラシティックキャパシタンス

並列キャパシタンスは、誘電体によって分離された2つの導体の間を形成します。 PCBでは、これは、トレースと地面平面の間、およびコンポーネントのリード間、隣接トレース間のキャパシタンスを含みます。高周波では、これらの非intendedコンデンサは、単一のネットから別のネットにノイズを転送できるカップリングパスを作成し、信号の完全性を劣化させ、排出量を増加させます。例えば、MOSFETFの排出およびゲート間のパラシティックキャパシタンスは、不要なフィードバックを切り替えることができます。

パラシティックインダクタンス

ループ内の電流を流すことによって生成される磁場からのパラシティックインダクタンスが上昇します。各導体、線、またはボンド線、および電流経路によって形成されるループ領域は、総インダクタンスを決定します。高速デジタル回路では、電力配信ネットワークのパラシティックインダクタンスは、地面のバウンスと電圧ドロップを引き起こし、信号経路では反射とリングを生成できます。1GHzのインダクタンスは、ナノインダクタンスを1GHzの信号に変えることができます。

パラシティック抵抗

パラシティック抵抗は、銅の痕跡、コネクターの接触抵抗、および周波数で増加する皮膚影響の抵抗のDC抵抗を含みます。多くの場合、小型で、パラシティック抵抗は、発煙損失、加熱、および信号減衰に貢献し、発振および誘導と相互作用して、ノイズを増幅または減衰させることができる共鳴回路を形成します。

なぜEMCのパラシティックスマッター

電磁互換性(EMC)は2つの面があります:放出(どのくらいの電磁エネルギーをデバイスが放射する)と感受性(どのようにして外部の干渉に耐える)。 パラシティックは両方に影響を与えます。 高速では、すべての意図されていないコンデンサーおよび誘導器は、システムに結合または出力するエネルギーのための経路になります。

EMI排出量の増加

パラシティック要素は、ブロードバンドノイズのソースにクリーンなデジタル信号を回すことができます。例えば、高速エッジレート()dV/dt))は、パラシティックキャパシタンスを介して結合され、長いトレースは、効率的に放射する一般的なモード電流を作成します。同様に、パラシティックインダクタンスは、不注意なアンテナを駆動する地上電圧変動を引き起こします。高周波は、それらに列を回すことができる、私はそれらを制限するパラシスコニック信号を回すことができる。

免疫力と感受性の低下

パラシティックスは、回路を外部フィールドに脆弱にすることもできます。 痕跡のインダクタンスと入力キャパシタンスの間の寄生音共鳴は、特定の周波数で干渉信号を増幅し、論理のエラーやラッチアップを引き起こします。 敏感なアナログ回路では、ノイズをノイズからノイズを低ノイズアンプに注入し、システム性能を削減することができます。

信号の整合性Degradation

シグナルの完全性は、しばしばEMCとは別に扱われますが、その2つは密接にリンクされています。 適応、リング、および交差論は、パラシティックスによるだけでなく、排出に貢献する余分高周波エネルギーも生成します。 障害管理の悪い伝達線は、よりよく一致するものよりも放射されます。 したがって、パラシティックスを制御すると、両方の信号品質とEMCを同時に改善します。

パラシティックスを最小化し、EMCを改善する戦略の設計

エンジニアは、パラシティック効果を管理するために設計慣行の堅牢なセットを開発しました。 これらの戦略は、コンポーネントのレイアウト、コンポーネントの選択、スタックアップ設計、およびシミュレーションをスパンで行います。

レイアウト最適化

[]ループ領域を最小化:[]]すべての電流ループは、アンテナとして機能します。 ループを小さく保つ - 信号経路に直接隣接して戻りパスを配置することにより、インダクタンスと放射線の両方を誘発します。 すべての高速トレースの下に固体地上平面を使用して、分割平面を避けます。

[] 適切な接地:] 星の接地、地面のステッチ、および低インピーダンスの地上平面は不可欠です。 混合信号設計の場合、慎重な分割は、騒々しいデジタルセクションを交差するから、現在のリターンを防ぎます。

Viaの減少:])それぞれに、パラシティックキャパシタンスとインダクタンスを追加します。重要なネットのカウントを最小化し、ループインダクタンスを削減するために、信号に隣接する地上回帰を使用してください。

素材とスタックアップチョイス

PCBの誘電体材料および積み重ねは劇的に副産物容量に影響を与えます。高速設計は安定した誘電率および低い消滅の要因を提供するロジャース4350BかIsola 370HRのような低損失材料からの寄与します。薄く誘電体は層間のキャパシタンスを高めます、そしてそれはまた交差話を高めるのを助けることができます。複数の地上平面および制御された層が付いているよくchosen積み重ねは副産物の効果を減らします。

コンポーネントの選択と配置

より低いパラシティックスでコンポーネントを選択します。表面実装抵抗器とコンデンサーは、貫通型よりも少ないリードインダクタンスを持っています。 コンデンサをデカップリングするために、040201や0401などのパッケージタイプを使用して、シリーズインダクタンスを最小限に抑えます。 コンデンサをIC電源ピンにできるだけ近い場所に置き、短くワイドなトレースを直接、パワープレーンに直接。 コネクタの場合、シールドタイプを低インダクタンスで選択します。

インピーダンス制御と終了

Impedance mismatch causes reflections that generate additional harmonics. Design traces for controlled impedance (e.g., 50 Ω or 100 Ω differential) using proper trace width and spacing. Use series or parallel termination to match the line impedance to the source or load, reducing ringing and emissions.

フィルタリングとシールド

慎重なレイアウトでも、パラシティックスは問題を引き起こす可能性があります。フェライトビーズ、共通モードチョーク、およびI/Oライン上のフィルタリングコンデンサを組み合わせて、排出を抑制します。適切な接地を防止すると、放射状排出を含むことができます。しかし、地上接続におけるパラシティックインダクタンスがスロットアンテナを生成する場合、シールド効果は限られます。

高度な技術:シミュレーションと測定

現代の設計は、寄生虫効果を予測するために電磁シミュレーションに依存しています。Ansys HFSS、CST Studio、Keysight ADSモデルなどのツールは、3D構造をモデル化し、パラシティック値を抽出します。 製造前にPCBの電力の完全性(PI)と信号の完全性(SI)をシミュレートすることで、共鳴周波数と結合パスを識別できます。 反復シミュレーションは、EMC障害のリスクを低減します。

測定は等しく重要です。 ベクトルネットワークアナライザ(VNA)を使用して、Sパラメータとインピーダンスを測定し、近接フィールドプローブを備えたスペクトルアナライザを使用して放射線情報源を見つけます。 タイムドメインリフレクショメータ(TDR)は、ビアス、コネクタ、またはトレース幅の変化によって引き起こされるインピーダンスの中止をピンポイントすることができます。

事例:高速デジタルインターフェースにおける並列化

2.4 GHz で実行されている DDR4 メモリ インターフェイスを考慮してください。高速クロックとデータ ラインは、バイスとコネクタから、寄生虫静電容量に敏感です。地上のリターン パス インダクタンスが高すぎると、同時切替ノイズ (SSN) は、ロジック エラーを引き起こし、メモリ モジュールから放射する可能性があります。基板 スタックアップを最適化することにより、地上の平面を信号層に閉じ、低 ESL でデカップリング コンデンサを配置し、DSL を FCC を より 制御 し、DSL FCC を より より より より 制御 FCC および の を 設定 します。

結論: 設計フローに寄生虫の意識を積む

並行化は高速ハードウェアの必然的な部分ですが、適切な知識とツールで管理可能です。 意図しないキャパシタンス、インダクタンス、および抵抗が信号の完全性およびEMCにどのように影響するかを理解することで、エンジニアは、その影響を最小限に抑えるレイアウト、材料、およびコンポーネント戦略を採用することができます。 重要なのは、EMCをスタートから設計要件として扱うことです。 シミュレーションと測定を使用してパフォーマンスを検証することです。 データレートが増加し続けるにつれて、これらのデバイスを別の方法で制御する能力は、以下の手順を参照してください。