電子機器のエネルギー消費を削減するために、低電力のデジタル回路の設計は不可欠です。 この記事では、デジタル回路設計における低電力を達成するために使用される重要な技術と計算について説明します。

低電力設計のための技術

デジタル回路の消費電力を最小限にするために、いくつかの技術が採用することができます。これらには、クロックの格子、電源ゲート、および電圧スケーリングが含まれます。クロックの格子は、クロック信号を非アクティブモジュールに無効化し、ダイナミックパワーを削減します。パワーゲートは、アイドルブロックへの電源オフ電源をオフし、静的な電力を減少させます。電圧スケーリングは、供給電圧を削減し、全体的な電力消費を削減します。

電力消費の計算

デジタル回路における消費電力は、主に動的および静的コンポーネントで構成されます。 動的電力は、式を使用して計算されます。

[]P]ダイナミ[] = α C]]ロード V2 f[[]

αがスイッチング活動因子であるC]loadがロードキャパシタンスであるVは供給電圧であり、fは周波数です。静的電力は漏れ電流に依存し、次のように計算されます。

P静[]] = ] 漏れ V

設計検討

低電力回路の設計では、性能と節電のバランスをとることが重要です。供給電圧の低減は電力を低下させる可能性がありますが、回路速度に影響を与える可能性があります。複数の電力ドメインを使用して、選択的な電力ゲートを可能にします。さらに、回路アーキテクチャの最適化と低漏出トランジスタの選択は、電力効率に貢献します。

  • クロックスケート
  • 電圧スケーリング
  • パワーゲート
  • 低漏出トランジスタ