差動シグナル伝達の基礎

差動シグナル伝達は、二つの補完的な導体間の電圧差として情報を送信します。 単一エンド信号とは異なり、共通の地面を参照する差動ペアはの等方と対向]の電流フローに依存しています。 このバランスの取れたアーキテクチャは、自然に外部の電磁妨害(EMI)を解除し、放射された排出を削減します。 2つのトレースは、インピーダンスが、その幾何学的特性、誘電特性、および間隔で定義される伝送ラインを形成します。 異なるインピーダンスは、90Ωの信号を防止します。

差分ペアの固有の共通モード拒否は、地面のバウンスと電源供給ノイズを抑制します。ただし、この利点は、ペアが長さ、間隔、または参照平面へのカップリングに非対称的になった場合に消えます。したがって、スタックアップ選択から配置まで、すべての設計決定は、したがって、ペアの電気バランスを優先します。

重要な設計変数

特性 インピーダンス

差動インピーダンス(Z diff)は、ペアの2つのトレース間で測定されたインピーダンスです。 これは、各トレースの[のoddモードインピーダンスとそれら間の相互カップリングに依存します。 典型的なマイクロストリップ構造の場合、Z diff ≈ 2×Z oddは、Z oddは、反対に運転された1つのトレースのインピーダンスです。 制御インピーダンスは、トレースの正確なトレース(Telectree)を計算します。

地質測定と間隔を追跡する

差動ペアルーティング要求 一貫した間隔] をパス全体に沿って。 Sの変化は、オッズモードインピーダンスとカップリング要因の両方を変更します。 一般的な間違いは、コネクタやパッドの近くでファンアウトを容易にする広範囲の間隔です。 代わりに、ターゲットSを5〜10 mm以内に維持し、徐々にテーパー。 等しく重要なのは、トレース幅です:より狭いトレースは抵抗損失を増加させ、DC-V8電圧が低下する可能性があります。

誘電体材料の選択

PCB基板の相対的な許認可(ε r)は、直接インピーダンスに影響を与えます。 標準FR‐4は、4.2〜4.5(樹脂含有量とガラススタイルに依存)のε rを持っていますが、その損失の有形(0.015〜0.025)は、マルチGHz周波数で減衰を追加します。 5 Gbpsを超えるシリアルリンクでは、イソラ370HR、ロジャース4350B、またはメグトロン6. これらの断層は、より低い方向性を低下させ、jrを低下させる要因を低減します。

レイアウトとルーティングのベストプラクティス

シンメトリーと長さのマッチング

差分ペアは、ドライバから受信機への[幾何学的に対称でなければなりません。任意の長さの不一致は、差分信号の一部を一般的なモードノイズに変換し、スキューを導入します。一般的なモードノイズは、電源にカップルし、EMIを放射します。必要なときにのみ、serpentine遅延線を使用して、各蛇口セグメントの広さとピッチの小さな(例えば、2〜3〜4〜5〜5〜5〜5〜5〜5〜5〜5〜5〜5〜5〜5〜5〜5〜4〜4〜5〜5〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜5〜4〜5〜5〜4〜4〜5〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4〜4

不連続の回避

鋭い90°の曲がり幅を角に増加させ、ローカルインピーダンスの低下を作成します。代わりに、45°面角または半径≥3×のトレース幅で曲げられたアークを使用します。曲がりが無効になれば、有効なトレース幅を維持するマイター補償を追加します。参照平面の無効に差異的なペアをルーティングしないでください(例えば、ギャップを遮断する)、これらのインピーダンスは、これらのインピーダンスを中断し、これらを中断します。

デザイン・マネジメント

差分ペアがレイヤーを変更する必要がある場合は、両方のトレースを一緒に保持し、グラウンドステッチビアス]]を低インダクタンスリターンパスを提供するための移行の近くで保持します。 対向的に対向して配置します。 それぞれスタブ(を介してバレルの未使用部分)を介して、反応キャビティとして機能します。 バックドリルまたは10Gbpsを超える信号のためにブラインド/埋込バイスを使用してください。 抗パッドドリルは、小径が確認され、小径が確認できる限り小さいため、マスタの操作性が維持されます。

地上のリターン パスの完全性

差動信号は、ペアの直下にある連続参照平面(グラウンドまたはパワー)を必要とします。 リターン電流は、その平面に流れ、微分な電流を照らします。 ペアフォースの下にある分割平面またはギャップが迂回する電流をリターンし、ループインダクタンスと共通モード変換が増加しました。 信号の完全性を維持するには、 ]を平面の異なるペアを分割]]。 を分割すると、分割が無効な、nFAT(100)または1Fを埋め立てた橋を埋めます。

一般的な高速インターフェースと要件

Interface Data Rate Target Z_diff (Ω) Key Concerns
USB 2.0 480 Mbps 90 Ω (±15%) Skew ≤50 ps, avoid long stubs
USB 3.0/3.1 5 / 10 Gbps 90 Ω (±10%) Length mismatch ≤5 mil, AC‑coupling caps
Gigabit Ethernet (1000BASE‑T) 1 Gbps 100 Ω (±10%) Four pairs, crosstalk management
PCIe Gen3/Gen4 8 / 16 GT/s 100 Ω (±10%) AC‑coupling caps, tight skew
HDMI 2.0 6 Gbps per lane 100 Ω (±10%) Four differential pairs, length matching within ±20 mil
LVDS (general) Up to 3.125 Gbps 100 Ω (±10%) Termination resistor integrated or external

特定の標準のコンプライアンス文書を正確に要件に合わせます。例えば、[] USB 3.0 仕様]は、詳細な差異インピーダンスとジッタの予算を提供します。

信号強度のための高度な技術

差動ペアスカウ補償

Skew補正は、serpentine遅延を追加するには制限されていません。 アクティブ・スケジュード回路は、一部のSerDes(serializer/deserializer)デバイスに存在しますが、特定の限界まで静的不一致のためにのみ正しいことができます。 最良の結果を得るために、]TDR(タイムドメイン・ドメイン・リフレメトリー)])をプロトタイプボード上の測定してスキューソースを識別することができます。 段階のレイアウトでソフトウェアベースの遅延調整を使用してください。 遅延は、私に調整を切り替えるか、適切な範囲を変更します。

ガードトレースとステッチビア

密な設計では、差分ペアの両側に配置されたガードトレース(接地銅トレース)は、攻撃者信号からクロストークを減らすことができます。ただし、ガードトレースは、容量性ローディングを増加させ、十分な間隔を占有していない場合はインピーダンスを下げることもあります。原則として、ガードトレースを少なくとも3×離れたペアから離れたトレース幅を保ちます。ガードトレースに沿って、λ/20インターバル(例えば、1GHzの信号ごとに0.5)の間隔でステッチをすることで、高いガードトレースが確保されます。

参照の平面の継続性およびAntipadの整理

差動バイスの場合、反パッドのクリアランス(パッドと銅の注落間のギャップ)は、マイクロストリップまたはストリップラインと同じオッズモードインピーダンスを維持するために設計されなければなりません。 最適なパッドサイズ、ドリル径、およびアンチパッド径を決定するために、計算機を介して差動を使用してください。 同軸のような移行を提供するために、地面ビアスを貫通して平衡を打ちます。 この技術は、特に25 Gbps + NRZまたはPAM4信号のために重要です。

ツールとシミュレーション

現代のPCB設計スイート(Altium Designer、Cad Allegro、KiCad 8 +、Mentor PADS)は、リアルタイム幅/スpacing規則を実施する組み込みの差動式ペアルーティングウィザードを提供します。 Simbeorまたは無料などの事前レイアウトインピーダンス計算機])、Altium差動式Pairインピーダンス計算機、あなたは、後方確認を行う前に必要な寸法を推定することができます。

  • 重要なネットの3Dフルウェーブシミュレーション(HFSS、CSTマイクロウェーブスタジオ)
  • 移行によるハイブリッドフィールドソルバー(Q3D Extractor)。
  • 受信機で目図を評価するSPICEまたはIBIS-AMIシミュレーション。

多くの製作者は、生産パネルの制御インピーダンステストクーポンを提供します。 要求インピーダンステストレポートをPCBメーカーから提供して、製造されたスタックアップがターゲット値を満たしていることを確認します。 [IPC-2141A標準]]]は、制御インピーダンス設計と測定のための貴重な参考です。

コンテンツ

超高速の差分ペアルーティングは、伝送ライン理論、材料特性、レイアウトのパラシティックの包括的な理解を必要とします。一貫したトレースジオメトリを維持することにより、継続的な参照平面を確保し、移行を慎重に管理することで、デザイナーは、マルチギガビットのデータレートまでの堅牢な信号の完全性を達成することができます。あなたの製作者と初期段階のフィールドゾルバーシミュレーションとの定期的なコラボレーションは、コストリースピンを最小限に抑えます。特にインピーダンスコントロール、長さマッチング、および信頼性の高いパフォーマンスに関するガイドラインに従ったもの - EMIスピードは、今日のパフォーマンスを向上します。