高速のデジタル インターフェイスの設計はクロック率およびデータ スループットの増加として間違いなしのデータ伝送を維持するために信号の完全性への厳密な注意を要求します。多ギガビット速度で、印刷された回路板(PCB)のレイアウトまたは構成の選択のマイナーな欠陥は重度の信号の低下をもたらすことができますビット エラー、減らされた騒音の余白およびシステム不安定性。エンジニアは材料およびインピーダンス制御から選ぶべきで完全なガイドおよび決定的な決定的な方法を提供するために、決定的なガイドを導くために十分に注意深い信号を導くために設計します。このエンジニアは設計を指示します。

信号の劣化の把握

信号の劣化は、ドライバーから受信機に伝搬するような、デジタル信号の振幅、タイミング、または形状の変化を伴います。高周波で、低速で無視されるパラシティック効果が優勢になります。主なメカニズムは次のとおりです。

  • 電磁干渉(EMI)[ - 外部ノイズ源が伝送線に結合しました。
  • Crosstalk] – 隣接したトレース間の容量性および誘導結合。
  • [] 出走の中断[] – 痕跡特性インピーダンスと負荷、ソース、または相互接続の間の不一致、反射を引き起こします。
  • ]皮効果と誘電損失[ - 高周波数で、電流は導体表面に集中し、抵抗を増加させ、基板は熱としてエネルギーを吸収します。
  • []同時切替ノイズ(SSN)[ – 高電流過渡による電力および地上面の電圧変動。

これらの各要因は、シグナル・ツー・ノイズ・レシオ(SNR)とタイミング・マージンの減少に貢献します。 信頼できる操作のために、設計者は、受信機の指定された閾値内で全劣化が残っていることを保証しなければなりません。 これらのメカニズムを理解することは、効果的な対策を実施するための最初のステップです。

信号の劣化を最小化するためのキーテクニック

1. 制御されたインピーダンスの設計

信号経路全体に沿って一貫した特性インピーダンスを維持することは重要です。 反射は、バイス、コネクタのトランジション、または不適切に終了した端など、瞬時のインピーダンスが変化するあらゆる点で発生します。 制御インピーダンスを達成するために、設計者は、参照平面上、および誘電体の相対的パテント(Dk) - フィールドソルバーまたは帝国式を使用して、トジオメトリ - 幅、高さ - 参照平面上、および誘電体の相対的パテント(Dk)を指定します。

一般的な伝送ライントポロジーには、マイクロストリップ(下参照平面で外側の層にトレース)とストリップライン(二つの参照平面の間に挟まれたトレース)が含まれます。 ストリップラインは、より優れたシールドと下面のクロストークを提供していますが、製造コストを追加します。 スタックアップは、初期に計画されなければならないと、PCBメーカーは、テストクーポンのインピーダンスを検証する必要があります。 シングルエンドラインの典型的なターゲットインピーダンスは50Ωであり、差分ペアは90Ω、100Ω、または85Ω、USBインターフェイス(USB 3.0I)に応じて、USB 3.0Iです。

インピーダンス計算機またはシミュレーションツール(例、Polari Si9000、Ansys Q2D)の使用は、必要なトレース幅と間隔を決定するのに役立ちます。 はんだマスクの効果を考慮することも重要です。その誘電率は、考慮されていない場合は2〜5Ωでインピーダンスを下げることができます。 多くのファブリケーターは、内部レイヤーが事前検証される「調整済み」スタックアップを提供します。 Tas Instrumentsのインテグレートガイド[FLT]を詳細に制御するために提供しています[FLT]高速仕様]。

2. 適切な終了戦略

終了は、他の方法で戻って、強制的に、リングとオーバーシュートを作成する、反射された信号のエネルギーを吸収します。選択は、トポロジーとドライバ特性に依存します。

  • []シリーズの終了:]]:ドライバの出力インピーダンスとラインの特性インピーダンスの違いと等しいシリーズ(ドライバを比較)に配置された抵抗器。一般的に、クロックやシングルエンド信号などのポイントツーポイントラインに使用されます。それは、現在のドライブを減らし、負荷時の反射を制限します。
  • [並列終了:]] 受信側(またはVCC)に抵抗器が、線インピーダンスにマッチします。 長い行のために有効だが、DCの電力損失を増加させます。
  • AC終了:]シリーズコンデンサと受信機のプル抵抗器。 AC信号を終点にしながらDCをブロックし、電力使用量を削減します。 DDRメモリのような高速バスに最適です。
  • [Theveninの終了:[]] 2つの抵抗器(VCCに1つ、地面に1つ)、ラインインピーダンスと等しい平行。 多くの場合、差動信号で使用したり、一般的なモード電圧を設定したりしました。

差分ペアの場合、ペア(例えば、正行と負行の間の100Ω抵抗)に終端を当てなければなりません。 適切に終了することに失敗すると、信号反射の問題の主導的な原因です。 終了技術に関する分析装置の記事は、各方法の実用的な比較を提供しています。

3. 差動の信号

差動シグナル伝達は、データを2つの補完的なトレースに1つを反転させ、逆に1つを変換します。受信機は電圧差を感知します。このアプローチは、高速インターフェースのいくつかの利点を提供します。

  • Common-mode rejection:[ 電磁干渉カップルは、両方の行に等しくなり、ノイズの免疫を改善し、取り消し。
  • EMI: を削減する。同等だが、逆電流は、放射された排出物を下げる磁気フィールドをキャンセルする。
  • ]高ノイズマージン:[]]) 受信機は、低電力動作を高速で可能に、小さな電圧スイングを検出します。

差分ペアは、USB 3.x、HDMI、DisplayPort、PCI Express、およびEthernet 10GBASE-Tなどの標準に根ざしています。 主なレイアウトルールには、ペアをしっかりと結合(制御間隔)、いくつかのマイル内のトレースの長さ(スケを最小限に抑える)に一致させ、インピーダンスの中止を作成する90°コーナーを回避するなど、基本的です。 ペアは、連続参照平面上にルーティングされ、レイヤー間の遷移はバランスが取れる必要があります。 [FLT] [Falt] [Falt] ガイド: [Falt] [Falt] ガイドのベストガイド]

4. 追跡の長さ管理および最大限に活用されたレイアウト

物理的なレイアウトは信号の劣化に直接影響します。 短いトレースは減衰と遅延を低下させますが、複雑なボードでは、閉塞を回避するために長くなることがあります。 以下の慣行は、信号の品質を維持するのに役立ちます。

  • [長さマッチング:]] 並列バス(DDR、MIPI)と差分ペアの場合、遅延差はスキューを引き起こします。 蛇口トを使用して長さに一致させますが、蛇口ピッチを少なくとも3回続けて、相互インダクタンスを最小限に抑えます。
  • 利用による最小化:] それぞれが、パラシティックキャパシタンスとインダクタンスを導入しています。高速信号の場合、バックドリルを使用して、スタブを介して使用されていないものを削除したり、レイヤートランジション用のマイクロビアを使用することができます。
  • 連続参照平面:[は、高速トレースの横にある地面またはパワープレーンを切断しないようにします。ギャップは、インピーダンスの中止を作成し、ループインダクタンスを増加させます。平面分割が無効にされている場合、信号をステッチするコンデンサまたはブリッジでのみルーティングします。
  • [] リターンパス制御:[]]] 高速信号は、隣接平面の内側に直接、中断されていないリターンパスを持つ必要があります。 任意の中断(例えば、地上平面のスロット)が迂回し、インダクタンスと信号劣化を増加させる電流を強制します。
  • ゾーンを離す:[ は、高速トレースと他の行または機密アナログ信号間の分離を維持します。 親指のルールは、3〜5回、許容交差運動減少のためのトレース幅(3W〜5W)です。

メンター PADS、キャデンス アエグロ、および Altium Designer などの PCB 設計ツールには、長さ、間隔、インピーダンスの要件の設定のための制約マネージャが含まれます。 ]高速レイアウトの最適化に関するIEEE 論文]は、シミュレーション主導のレイアウトにさらなる洞察を提供します。

追加のベストプラクティス

接地および力の完全性

低インダクタンス電力分布は、安定した電圧レベルと騒音低減のために不可欠です。電力と地上接続のために複数のビアを使用して、各ICの電源ピンに近く、デカップリングコンデンサを配置します。専用の地上平面とパワープレーン、最小の分離で、低インピーダンスパスを作成します。高速インターフェイスでは、フェライトビーズを使用して、デジタルスイッチングノイズから敏感なアナログドメインを分離することを検討してください。

シールドとEMIの緩和

高周波ブロックの周りの外部シールドエンクロージャ(缶)は、放射状排出を減らし、外部EMIから保護します。 PCBでは、地面に接地したステッチを施したガードトレースは、隣接する高速線間のシールドを提供できます。特に時計信号のようなノイズインターフェイスでは、それらを除去(両面間)としてルーティングして、電磁場を閉じます。

素材選定

誘電体材料の特性 - 主にその消滅因子(Df)と誘電率(Dk) - 高周波数での信号損失に著しく影響します。 標準FR-4は、~0.02のDfを持っており、5GHzを超える顕著な損失を引き起こします。 高データレート(例えば、25 Gbps以上)、ロジャース4350Bやイソラタキヨンなどの低損失材料が推奨されます。 これらの材料は、低Dkのバリエーションとはるかに低いDfを持っている、より良くない制御と改善された。

シミュレーションと事前レイアウト解析

PCBレイアウトにコミットする前に、さまざまなスタックアップ、トレース幾何学、および終了値を評価するために、事前レイアウトシミュレーションを実行します。 HyperLynx、SiSoft QSI、またはAnsys SIwaveなどのツールにより、デザイナーはSパラメータとアイダイアグラムをモデル化することができます。 ポストレイアウト抽出とシミュレーションは、製造前に、中断や過度のクロストークを介して、問題点を特定できます。 多くの場合、高速プロジェクトは、すべての段階の検証に「シミュレーション」を採用しています。

コンテンツ

最小信号の劣化を伴う高速デジタルインターフェイスの設計には、電気工学の原則と慎重なPCB実装の規準的な組み合わせが必要です。制御されたインピーダンス、適切な終了、差動シグナル伝達、最適化されたレイアウトは、基礎を形成します。電力の完全性、材料の選択、およびシミュレーションへの追加の注意は、温度と製造の変動を横断した堅牢な性能を保証します。データレートが上昇し続けるにつれて、これらの技術は単なる最良の慣行ではなく、信頼性の高いシステム運用の必要性になります。ここで概説された方法を適用することにより、デザイナーは、誤った製品とデジタル通信速度を拡張することができます。