디지털 논리 디자인의 전력 소비를 감소시키고 에너지 효율을 개선하고 장치 배터리 수명을 연장하기위한 필수적입니다. 다양한 방법 및 전략은 성능이 뛰어남없이 전력 사용을 최적화 할 수 있습니다. 이 문서는 핵심 기술을 탐구하고 관련 사례 연구를 제시합니다.

Power Optimization에 대한 기술

이 제품은 전력 소비를 극소화하기 위하여 다수 접근을 이용합니다. 이들은 시계에게 먹기, 힘 먹기 및 전압 흩어지기 포함합니다. 시계 gating는 시계 신호를 inactive 단위로 분리해서 동적인 힘을 감소시킵니다. 힘 개화는 회로의 유휴 단면도에 전력 공급을 차단합니다. 전압 스케일링은 허용한 성과를 유지하고 있는 동안 공급 전압을 낮추기 위하여, 감소 전력 사용을 조정합니다.

Digital Logic Design의 방법

저전력 설계 기술을 구현하는 것은 디자인 과정에서 주의깊게 계획해야 합니다. 멀티-스레치 CMOS, 적응형 바디 바이싱과 같은 기술, 효율적인 논리 합성은 전력 절감에 기여합니다. 또한 적절한 논리 스타일을 선택하고 회로 레이아웃을 선택하면 크게 전력 소비를 줄일 수 있습니다.

사례 연구

한 가지 사례 연구는 통합 시계 강판 및 동적 전압 스케일링을 포함하는 모바일 프로세서를 포함. 이 방법은 유휴 상태 동안 전력 소비의 30 % 감소로 결과. 또 다른 예는 전력을 공급하고 최적화 된 논리 합성을 채택하는 저전력 FPGA 디자인이며 성능에 영향을 미치지 않고 전반적인 전력 사용의 25 % 감소를 달성합니다.

  • 시계 gating
  • 힘 gating
  • 전압 스케일링
  • 멀티-스레치 CMOS
  • 최적화된 회로 레이아웃