Vhdl Concurrent 성명 : 언제와 Complex Designs에서 Them을 사용하는 방법

VHDL (VHSIC Hardware Description Language)은 모델 디지털 시스템에 사용되는 강력한 언어입니다. 복잡한 디자인에서 동시 진술을 사용하는 방법과 효율적인 정확한 하드웨어 설명에 대한 중요 한 방법을 이해합니다. 이 문서는 VHDL 동시 진술의 기본을 탐구, 그들의 응용 프로그램, 그리고 복잡한 디지털 시스템을 설계하기위한 모범 사례.

VHDL 동시 진술은 무엇입니까?

VHDL의 동시 진술은 동시에 발생하는 하드웨어 동작을 설명합니다. 주문 실행, 동시 진술 모델 하드웨어 구성 요소가 병렬로 움직이는 실제 회로 동작을 반영하는 데 필요한 순차적 진술과는 달리, 실제 회로 동작을 반영하는 데 필수적입니다. 그들은 아키텍처 내에서 조합 논리, 신호 할당 및 구성 요소의 즉석을 설명하는 데 필수적입니다.

동시통역의 종류

Signal Assignments: 다른 신호 또는 표현을 기반으로 신호를 구동하는 연속 할당.
Component Instantiations: 모듈성을 위한 디자인 내에서 하위 모듈을 삽입합니다.
Concurrent Procedures: 병렬로 실행되는 절차는, 종종 복잡한 조합 논리에 사용됩니다.
Generate Statements: 논리 게이트의 배열과 같은 반복적인 하드웨어 구조를 만들기 위해 사용하는 또는 기록기.

Concurrent 문 사용시

동시 문은 병렬에서 작동하는 하드웨어를 설명 할 때 이상적입니다. 다음 시나리오에서 그들을 사용하십시오.

다중화기, 애드워즈, 로직 게이트와 같은 조합 논리를 설명합니다.
디자인 내의 여러 구성 요소 또는 모듈을 즉시 처리하십시오.
반복적인 구조 구현은 문 생성.
입력 변경에 동시에 응답해야 할 하드웨어 모델링.

Concurrent Statement를 효과적으로 사용하는 방법

동시 문의 효과를 극대화하려면 다음 모범 사례를 고려하십시오.

Keep logic simple:] 더 작은, 관리 가능한 동시 문헌으로 복잡한 논리를 깰 수 있습니다.
사용은 문헌을 생성합니다: 반복적인 구조에 대한, 이는 읽기성 및 유지성을 향상.
공정 블록을 가진 분노: 상수 논리를 위한 공정 블록을 사용, 병렬 하드웨어 설명에 대한 동시 문헌을 보존.
Comment는 광범위하게: 맑게 문서의 목적은, 특히 복잡한 디자인에서.

VHDL 동시 선언문의 예

신호 ]가 두 개의 입력을 추가하는 결과가 ]과 ]]]. 동시 할당은 straightforward이다:

신규 : std logic vector(3 downto 0);]

섬 <= a + b;