VHDL (VHSIC Hardware Description Language)은 모델 전자 시스템에 사용되는 강력한 언어입니다. 주요 기능 중 하나는 라이브러리의 사용이며 복잡한 하드웨어 설명을 효율적으로 구성하고 관리하는 데 도움이되는 항목입니다. 이러한 기능을 올바르게 사용하는 방법을 이해하는 것은 명확하고 유지 가능한 VHDL 코드를 작성하는 데 필수적입니다.

VHDL 라이브러리는 무엇입니까?

VHDL에서 라이브러리는 엔티티티, 아키텍처, 패키지 및 구성과 같은 관련 디자인 단위의 모음입니다. 라이브러리는 코드를 구성하고 여러 프로젝트를 통해 재사용 할 수있는 컨테이너 역할을합니다. 기본적으로 [FLT : 0]work[[FLT : 1)] 라이브러리는 임시, 프로젝트 별 디자인 단위에 사용됩니다.

사용 Clauses

use VHDL의 항목은 현재 범위에 특정 디자인 단위 또는 패키지의 부품을 가져와야 합니다. 이 코드는 함수, 유형, 그리고 일정에 직접 액세스할 수 있도록 함으로써 코드가 단순하게 됩니다.

사용의 Syntax

사용 항목의 기본 구문은:

use library name.package name.element name;]

예를 들어, numeric std 패키지를 ieee 라이브러리에서 사용하려면 다음을 작성하십시오.

사용 ieee.numeric std.all;

Libraries 및 Use Clauses를 사용하는 모범 사례

  • 항상 라이브러리를 선언하면 VHDL 파일의 시작 부분에 필요한 것입니다.
  • all 키워드를 사용하여 패키지의 모든 요소를 적절한 때 가져다줍니다.
  • namespace 분쟁을 피하기 위해 사용 항목에 따라 다릅니다.
  • 관련 사용 항목에 의해 코드를 구성.

VHDL Code 구성

다음은 라이브러리의 사용을 민주화하고 항목의 사용 :

library ieee;]

ieee.std logic 1164.all;]

사용 ieee.numeric std.all;

의문자 예

포트 (a, b : std logic vector(3 다운 0);

합계: 밖으로 std logic vector(4 아래로 0));

끝 예;

건축 예의 Behavioral은

신호 a int, b int: unsigned(3 아래로 0);

의 시작

a int <= unsigned(a);

b int <= 불신호(b);

<= std logic vector(a int + b int); // <= std logic vector(a int + b int); // <= std logic vector(a int + b int); // <= std logic vector(a int + b int); // <= std logic vector(a int + b int); // <=n int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int; // b int;

끝 Behavioral;