반도체 트랜지스터를 확장하는 High-k Dielectrics의 역할

Transistor Miniaturization의 Ongoing Quest

반도체 산업은 무어의 법칙을 따르고 있으며, 기존의 중소기업에 대한 보다 많은 컴퓨팅 전력을 공급하기 위해 트랜지스터 크기를 축소했습니다. 이 재사용이 불가능한 스케일링은 스마트 폰, 클라우드 서버 및 AI 가속기로 현대 생활을 정의했습니다. 그러나 트랜지스터 게이트 길이가 원자 규모에 접근하기 때문에 전통적인 실리콘 이산화 (SiO2) 게이트 유전체는 금 표준을 준수하며 중요한 병목을 만듭니다. SiO2 레이어가 무어의 원자재를 생산하는 데 사용되는 물질의 방향을 최소화 할 때, 이 물질은 높은 수준의 원자재를 생산하는 데 필수적입니다.

왜 전기 물질의 Matter

용량과 문 스택

금속 산화물 반도체 회로 기판 (MOSFET)에서 게이트 스택은 금속 전극 (또는 크게 도핑 된 폴리 실리콘)으로 분리되어 있으며, 절연 층 - 게이트 절연성에 의해 반도체 채널에서 분리 된 금속 전극 (또는 크게 도핑 된 폴리 티아콘)로 구성됩니다. 게이트는 축전기로 작동 : 전압을 적용하는 것은 실리콘 밑면에서 전도성 채널을 유도합니다. 채널 충전을 조절하는 능력은 단위 당 게이트 용량에 직접 비례합니다. [FLT] [FUL] : FILTER [FUL] [FUL]] [FUL]] [FUL]] [FUL]] [FUL]]] [FUL]]] [FUL]]] [FUL [FUL [FUL]]]]]]]]] [FUL [FUL [FUL [FUL [FUL [FUL [FUL]]]]] [FUL [FUL [FUL [FUL [FUL [FUL]]]]]]]]] [FUL [FUL [FUL [FUL [FUL]]]]]]]]]]]]]] [FUL [F

누설 문제

SiO2 두께가 ~1.5 나노미터 미만인 경우 직접 터널링 전류가 불투명하게 높을 수 있습니다. Electrons는 트랜지스터가 꺼져야 할 때 절연체를 가로 질러, 낭비 전력 및 열을 생성 할 수 있습니다. 업계의 대답은 더 높은 ]k] 값을 통해 재료가 물리적으로 두꺼운 필름이 동일한 산화물 두께 (EOT)를 초경량으로 제공 할 수 있도록합니다. (SOT)는 물리적으로 두께가 높은 경우 (SOT)를 정의합니다. (SOT)는 3차원 (FLT) (FLT) (FLT) (FLT) (F) ()) ()) ()) ())) () ()))) () () ()) () ()) () ())) () () () ()) () () ()) () ()))) () () () ()))) ()))))) () ()) () () () ()))))) ())))) () ())))) (

일반 고 ‐ k 유전 및 그들의 속성

핵심 재료

현대 CMOS 논리에 있는 가장 넓게 채택한 높 k 물자는 SiO2를 위한 3.9와 비교된 20–25의 유전체 일정과 더불어 헤프늄 이산화 (HfO2)입니다. 다른 눈에 띄는 후보자는 zirconium 이산화 (ZrO2, ]k ≈ 25–30), 알루미늄 산화물 (Al2O3, k ] ] ≈:3] ≈:3,

왜 두꺼운 Low-k 재질을 사용하지 않습니까?

앨리슨은 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의 앨리슨의

통합 도전: 금속 문 및 인터페이스

인비 및 책임 Trapping 문제점

높은 ‐k 유전체 SiO2를 replacing은 간단한 드롭 인 대용암이 아닙니다. 높은 ‐k 재료는 종종 낮은 에너지 밴드 간격과 실리콘과 인터페이스에서 트랩 주의 고밀도를 가지고 있습니다. 이 함정은 충전 캐리어를 캡처 할 수 있으며 임계 전압 교대, 감소된 이동성 및 신뢰성 문제와 같은 비스듬한 온도 인성 (BTI) 및 시간 의존 유전체 고장 (TDDB)을 캡처 할 수 있습니다. 이러한 효과, 제조업체는 일반적으로 매우 높은 ‐k 규소 (High-k-nical layer)와 같은 높은 ‐k-n-stability (high-n-m)를 삽입합니다.

작업 기능 공학 및 금속 게이트

Poly-silicon 게이트는 Fermi-level pinning 및 depletion effect로 인해 많은 높은 ‐k 재료와 호환됩니다. 이 산업은 다행한 작업 기능으로 금속 게이트로 전환하여이 문제를 해결했습니다. n-type 및 p-type MOSFETs, 다른 금속 (예 : nFET, MoN 또는 TiN for pFET)의 경우 TiAl는 올바른 임계값 전압을 설정하도록 선택되었습니다. 2007년, Intel은 모든 노드의 표준 프로세스를 도입했습니다.

제조 기술

원자층 증착 (ALD)

ALD는 자체 제한 표면 반응에 의존하기 때문에 높은 ‐k 유전체를 증착하기위한 선호 방법입니다. HfO2의 전형적인 사이클은 tetrakis (dimethylamido) 하프늄 및 수증기의 교체 노출을 사용합니다. 이 수율은 300 mm 웨이퍼와 내부 깊이 재처리 된 기능에 걸쳐 균일성을 가진 필름을 산출합니다. ALD는 또한 필름 구성의 정확한 제어를 가능하게하며, ternary 산화물 또는 다중층 (LTF)의 형성을 허용 [F] [F] [F]] [F] [F]] [F]] [F] [F]] [F]] [F]] [F]] [F]]] [F]]] [F]] [F] [F]]]]] [F] [F] [F] [F] [F] [F] [F] [F] [F] [F] [F] [F]]] [F] [F] [F] [F] [F] [F] [F] [F] [F] [F]]]]]]]]]]]] [F] [F]]

포스트 위치 Annealing

ALD 후, 고온 어닐링 단계 (일반적으로 N2 또는 가스 형성과 같은 비활성 주위) 영화를 파괴하는 데 사용되며 결함 밀도를 감소시키고 결정성을 향상시킵니다. HfO2의 결정 단계는 허용 오차에 영향을 미칩니다. 모노 클리닉 단계 (보증 후 암)에는 k ≈ 17, tetragonal 또는 cultal [F]]을 달성 할 수 있습니다.]] ≈ 17, tetragonal 또는 cultal [F]] 간에 결정적인 열을 촉진 할 수 있습니다.]

신뢰성과 Degradation 메커니즘

Bias 온도 Instability (BTI)

높은 ‐k 층에서 덫을 놓는 선회한 문 전압 긴장의 밑에, 책임은 문턱 전압에 있는 점차적인 교대를 일으키는 원인이 됩니다. 이것은 부정적인 bias (NBTI)의 밑에 pMOS 장치를 위해 특히 가혹합니다. SiO2에 관계되는 HfO2에 있는 전 효험 함정의 고밀도는 BTI에게 긴요한 관심사를 만듭니다. 연구자는 궤적 조밀도를 감소시키기 위하여 산소 scavenging 기술 및 질소 통합을 투자하고 있습니다.

시간 ‐ 절연성 끊기 (TDDB)

또한 산화물 고장으로 알려져 있는 TDDB는 트랜지스터의 일생을 제한합니다. 높 CK 더미에서는, 고장은 높은 ‐k와 간접적인 층 둘 다에 있는 percolation 경로의 형성을 통해 진행합니다. Weibull 배급과 같은 통계적인 모형은 실패 비율을 예측하기 위하여 이용됩니다, 그리고 이중 층의 간격 비율을 조정하는 과정 개선은 장시간 신뢰성 한계를 극복합니다.

미래 지향: 협약 높은 ‐k를 넘어

Ferroelectric HfO2 및 부정적인 용량

2010 년 예기치 않은 발견은 HfO2 (orthorhombic) 전시의 특정 결정 단계가 유전체성이었다. 이 문을 열다. 음전력 트랜지스터에 문, 철전 전환이 게이트 전압을 증폭하고 하위 ‐60 mV / Decade 엇바꾸기 (Bolzmann limit)을 활성화 할 수 있습니다. Ferroelectric HfO2는 이미 철자 접근 메모리 (FeRAM) 프로토 타입에 사용되며, 응용 프로그램을 탐구하고 적극적으로 탐구하고 있습니다.

2D 재료에 높은 ‐k

MoS2 및 WSe2 같은 2 차원 반도체는 궁극적인 수로 얇은 (원뿔 층)를 제안하고 실리콘의 한계를 넘어 계속 스케일링을 약속합니다. 그러나, fragile 층을 손상시키지 않고 2D 표면에 높은 ‐k 유전체를 예금하거나 너무 많은 인터페이스 함정을 만들 수 있습니다. Seeded ALD 및 분자 ‐ 층 증착 (MLD)를 사용하여 최근 작업은 진행 상황을 보여줍니다. 그리고 수십 년 동안의 Mooulators의 높은 ‐k 게이트가있는 2D 채널의 조합은 다른 법칙을 확장 할 수 있습니다.

대안 높은 ‐ k 후보자

LaLuO3, AlScN 및 BaTiO3와 같은 재료는 매우 높은 허가 또는 소설 속성에 대한 조사 아래입니다. 로직의 경우, 기본 목표는 허용 경계 내에서 누설을 유지하면서 0.5 nm 이하의 EOT를 밀어하는 것입니다. 이것은 높은 [[FLT : 0]]k[[FLT : 1)]뿐만 아니라 충분히 큰 밴드 간격 (> 5 eV) 및 CMOS 열 예산과 호환성을 필요로합니다.