Dalam desain sirkuit digital kecepatan tinggi, mempertahankan integritas sinyal adalah hal yang paling penting untuk mencapai transmisi data yang dapat diandalkan. Di antara masalah yang paling pervasif dan mengganggu adalah refleksi sinyal — sebagian pantulan-balik sinyal ketika menghadapi ketidakberhentian impedansi sepanjang jejak PCB. Refleksi yang paling tidak diperiksa, refleksi yang menyebabkan dering, overshoot, undershoot, dan peningkatan interferensi elektromagnetik (EMI), akhirnya menyebabkan kesalahan bit dan kegagalan sistem. Seiring dengan naiknya frekuensi jam dan tingkat tepi, mismetrik pun tidak cocok dapat mendegrade kinerja. Artikel ini berisi rincian fisika dan refleksi, terbukti teknik praktis meminimalkan mereka di seluruh proses PCB.

Pengertian Isyarat Isyarat

Sebuah jejak PCB berfungsi sebagai jalur transmisi ketika waktu kenaikan sinyal lebih pendek daripada jeda propagasi sepanjang jejak (biasanya ketika panjang jejak melebihi satu persepuluh panjang listrik sinyal). Dalam kasus seperti itu, tegangan sinyal dan propagasi arus sebagai gelombang elektromagnetik, dipandu oleh jejak dan jalur kembalinya. Impedansi instant dilihat oleh gelombang ini adalah impedance karakteristik jejak (Z0), ditentukan oleh geometri dan sifat material. Refleksi terjadi setiap kali gelombang bertemu dengan diskuitas — perubahan Z pada junctions, melalui sambungan, atau beban dari tegangan yang dipantulkan oleh ERAH oleh geometri dan sifat material. Refleksion terjadi setiap kali gelombang bertemu dengan interntinuitas — Z di sebuah perubahan di Z — juns, melalui loads, atau loads, atau loads. EXX = ZZ load = 0XX = 0) = ZZ = 0. 0; Z = 0. 0; Z = 0. 0 = 0. 0) menghasilkan sebuah load = 0. 0 = 0. 0 = 0. 0 = 0. 0 = 0. 0 = 0. 0 = 0 = 0 = 0 = 0 = 0 = 0 = 0 = 0 = 0 = 0 = 0 = 0 = 0 =

Refleksi lentahan lentur lentur menyebabkan gangguan yang kondusif dan merusak sepanjang garis, menghasilkan bentuk gelombang sinyal menyimpang yang dapat melanggar anggaran waktu dan ambang logika. Sumber umum dari ketidakberlanjutan impedansi termasuk perubahan lebar jejak, transisi lapisan (vias), tikungan tajam, stub, dan penghentian yang tidak memadai.Pengertian penyebab ini adalah langkah pertama menuju mitigasi sistematis.

Teknik Kunci untuk Mengminimalkan Refleksi Sinyal

1. Kepadanan Berpadan Melalui Rancangan yang Dikendalikan

Teknik paling mendasar adalah untuk merancang setiap jalur transmisi sehingga karakteristiknya impedance sesuai dengan impedance sumber (biasanya impedance keluaran driver) dan impedansi beban. Desain impedansi terkontrol membutuhkan pemilihan yang cermat lebar jejak, ketebalan tembaga, tinggi dielektrik, dan konstanta dielektrik material (Dk). Untuk jejak tunggal-ended, impedansi target umum adalah 50 0UL (RF dan kecepatan tinggi umum), 55 , atau 75 RAMU, tergantung pada standar. Pasangan berbeda umumnya 90 DENGAN APHAN atau 100 .

Menggunakan sebuah breaker atau impedance spector (seperti yang ada di Altium Designer, Cadence Allegro, atau Polar SI9000) untuk memperhitungkan batasan lapisan dan toleransi PCB. Tentukan pengendalian impedance pada gambar fabrikasi dan membutuhkan pengujian kupon dari rumah papan. Perhatikanlah kekakuan tembaga dan pengaruh topeng solder, yang dapat menurunkan Z0 sebesar 1 ⁇ 0 ⁇ 0 / 0. Untuk desain kecepatan tinggi, hindari jejak melintasi berbagai pesawat darat yang dipisahkan oleh jarak; pastikan sebuah pesawat acuan padat yang terus menerus bersebelahan dengan jejak.

Perangkat luaran toolfan: Taxas Instruments: Transmission Line Reflections dan Altium: Controlled Impedance PCB Design.

2. Strategi Penanggulangan yang Tepat

Resistor kontaminasi kontaminasi menyerap energi sinyal yang sebaliknya akan merefleksikan pada beban atau sumber.Pilihan topologi penghentian tergantung pada tipe sinyal, disipasi daya, dan persyaratan waktu.

  • [ZUFLT:0]]Series penghentian: Tempatkan resistor (R s) di sumber, antara driver dan trace, dengan nilai sama dengan Z0 ⁇ R driver (pengalih output impedansi). Ini cocok dengan sumber ke garis, mencegah refleksi pertama. Muatan masih melihat sinyal sayap penuh setelah jeda round-trip. Bersesuaian untuk point-to-point, link daya rendah. Nilai umum: 22 ⁇ 33 YO YOU YOU dalam 50 310 jejak.
  • AWAL:0]]Parallel (pung-up/pull-down) penghentian:[ Tempatkan resistor pada beban ke tanah atau V tt (tegangan penitensi). Nilai sama Z0. Sederhana tetapi mengkonsumsi daya DC. Seringkali digunakan untuk bus berend tunggal seperti jalur data DDR.
  • [Operasi]
  • Penghentian FILE]AC: Sebuah kapasitor dalam seri dengan resistor paralel pada beban, melewati DC sementara mengakhiri frekuensi tinggi. Berguna untuk mengurangi konsumsi daya DC.

Pilih penghentian lendir pada tahap desain dan verifikasi dengan simulasi IBIS. Untuk bus dwiarah, pertimbangkan penghentian dinamis (misalnya, ODT dalam memori DDR).

Link luaran tool: Maxim Terpadu: Teknik Penerminasian untuk Sinyal Digital Berspeed Tinggi.

- 3, Memutar jejak yang terkendali.

Tata letak fisik fisik fisik secara langsung mempengaruhi ketekalan konsistensi mengikuti pedoman ini:

  • [[ZOZT:0]]Avoid impedance continuities: Tetap lacak konstanta lebar sepanjang keseluruhan. Perubahan apapun —bahkan dari bantalan via atau uji — menciptakan refleksi. Jika penyesuaian lebar tidak dapat dihindari, gunakan tapir bertahap (panjang > 3× perubahan lebar) untuk memuluskan transisi impedansi.
  • [ZOZT:0]]Minimize stubs:] Stub adalah stub pendek dari jejak utama; berfungsi sebagai resonansi diskontinuitas. Sinyal kritis Rute tanpa stub, atau menjaga panjang stub di bawah 1/10 dari sinyal naik waktu panjang listrik. Untuk topolog T-branch (mis., distribusi jam), gunakan kompensasi impedansi yang cermat atau penyangga aktif.
  • [ZOFLT:0]]Optimasi tikungan:] Gunakan 45° chamfered sudut atau busur melingkar bukan 90° sudut. Sudut sudut sudut sudut sudut kanan-sudut meningkatkan kapacitansi dan menyebabkan penurunan impedansi sesaat; mereka juga menciptakan coupling. Untuk kecepatan yang sangat tinggi (SJ/4110 Gbps), mempekerjakan mitered blek untuk mengimbangi kapacitansi.
  • ¡¡¡ZOFLT:0]]Manage via: Setiap via memperkenalkan sebuah kapafitan (pad-to-plane) dan inductance (barrel). Untuk meminimalkan refleksi, gunakan anti-pad yang lebih kecil, kurangi melalui panjang stub (back-drill unduns), dan place ground via sinyal yang berdekatan untuk memberikan jalur pengembalian idmedansi rendah. Untuk sinyal diferensial, tetap melalui simetris.
  • [GOUZT:0]]Mengandung jarak yang konsisten untuk mengembalikan pesawat:] Hindari routing over split atau slotted ground regions. Jika menyeberangi split tidak dapat dihindari, tambahkan kapasitor jahitan.

4. Sinyal Berbeda Beda Beda Beda Beda - Beda - Senja - Senja - Senja - Senja - Sega

Pasangan perbedaan secara inheren meningkatkan integritas sinyal dengan membatalkan refleksi dan kebisingan mode umum. impedansi diferensial ditentukan oleh jarak dan coupling antara kedua jejak. Untuk meminimalkan refleksi dalam pasangan diferensial:

  • Pertahankan celah konstan (s) dan lebar (w) sepanjang keseluruhan rute.Sedangkan variasi kecil (mis., pada bantalan konektor) mengalami penurunan tingkat.
  • Keep ollow menjaga pencocokan panjang dalam toleransi ketat (typical bulsa ps ps pencong) untuk menghindari konversi mode-sama, yang menciptakan refleksi yang tidak diinginkan.
  • Penggunaan jarak antar-pair terkontrol untuk menghindari crosstalk, tetapi memastikan jarak intra-pair konsisten untuk pengendalian impedansi.
  • Secara diferensial terminasi (sebuah resistor tunggal R diff = Z diff antara dua jejak) atau menggunakan penghentian pemisahan dengan resistor ketiga untuk mode-umum, tergantung pada standar (misalnya, LVDS, HDMI, USB).
  • Hindari tikungan 90° pada pasangan diferensial; gunakan tikungan bermiter simetris untuk menjaga kedua kaki sama panjang dan menjaga impedansi.

Hubungan luaran opacity: Intel: Diferensial Pair Routing and Termination.

2011=5 (Indonesia) Pengiriman Kuasa dan Pengoptimuman Jalan Kembali

Ketidakberhentian pampedance sering kali berasal dari jalur kembali terganggu. Pada frekuensi tinggi, arus balik sinyal mengalir langsung di bawah jejak sinyal pada pesawat referensi. Jika pesawat referensi memiliki celah, slot, atau split, arus harus memutar, meningkatkan induktansi loop dan menciptakan refleksi. Pastikan jalur kembali yang berkelanjutan, rendah-impedance dengan menggunakan pesawat darat yang didedikasikan (tidak terpecah di bawah jejak kecepatan tinggi). Untuk transisi lapisan, tempat jahitan tanah melalui sinyal melalui sinyal melalui untuk mempertahankan putaran pendek. Gunakan multiples dalam paralel untuk mengurangi.

Secara tambahan, integritas daya mempengaruhi integritas sinyal. kebisingan rel daya yang berlebihan dapat berpasangan ke dalam jalur sinyal, menyebabkan ketaran waktu dan artefak seperti pantulan. mendekorasi jaringan distribusi daya (PDN) dengan kapasitor yang sesuai dan pesawat untuk menjaga impedansi rendah di seluruh jangkauan frekuensi bunga.

Simulasi dan Validasi

Bahkan dengan pedoman desain yang rigorous, PCB multilapis kompleks mendapat manfaat dari pra-layout dan simulasi pasca-layout. Gunakan waktu-domain reflektrometri (TDR) simulasi (atau pengukuran TDR yang sebenarnya pada prototipe) untuk mengidentifikasi ketidakmampuan diskontinuitas. Model IBIS untuk driver dan penerima dapat digunakan dalam alat SI (HyperLynx, HSPICE, ADS) untuk memprediksi bentuk gelombang dan diagram mata. Menetap pada nilai penghentian dan parameter stackup sebelum pembuatan; biaya re-pin jauh melebihi waktu simulasi.

Langkah simulasi kunci ot:

  • Ekstrak jejak S-parameter dari tata letak menggunakan pemecah medan 2D/3D.
  • Penamatan ideal dan nyata untuk memverifikasi amplitudo dan marjin waktu.
  • Cek zodiak untuk refleksi yang tidak berhubungan — kebisingan yang berpasangan dari agresor yang berdekatan dapat muncul sebagai energi yang dipantulkan.
  • ¡Ach Melakukan analisis Monte Carlo untuk memperhitungkan toleransi manufaktur dalam lebar jejak, ketebalan dielektrik, dan faktor etch.

Kekecualian Kesimpulan

Meminimalkan refleksi sinyal dalam jejak PCB digital berkecepatan tinggi menuntut pendekatan holistik: desain impedance terkontrol, penghentian yang tepat, pencegah routing disiplin, pensinyalan diferensial, dan manajemen jalur kembali yang sangat cepat. Setiap teknik melengkapi yang lain; mengabaikan satu sering menyebabkan masalah di tempat lain. Dengan membenamkan praktik-praktik ini ke fase desain awal — divalidasi melalui simulasi — insinyur dapat mencapai transisi sinyal bersih, tingkat kesalahan bit yang solid, dan kinerja sistem yang dapat diandalkan pada kecepatan gigabit. Seiring dengan kecepatan yang terus menanjak, kontrol refleksi mastering tetap bersaing inti untuk setiap desainer digital-specepatan.