I høyhastighets digital kretsdesign er det avgjørende å opprettholde signalintegriteten å oppnå pålitelig dataoverføring. Blant de mest gjennomtrengende og forstyrrende problemene er signalrefleksjon - den delvise studs-back av et signal når det møter en impedans-slitenhet langs et PCB-spor. Venstre ukontrollerte, refleksjoner forårsake ringing, oversøking, undersøking og økt elektromagnetisk interferens (EMI), til slutt fører til bitfeil og systemfeil. Som klokkefrekvenser stiger og kanthastigheter skjerpes, kan selv millimetriske feil redusere ytelsen. Denne artikkelen beskriver fysikken av refleksjoner og presenterererer dokumentert, praktiske teknikker for å minimere dem på tvers av hele PCB designprosessen.

Forståelse av signalrefleksjoner

Et PCB-spor opptrer som en overføringslinje når signalets hevelsestid er kortere enn forplantingsforsinkelsen langs sporet (vanligvis når sporlengden overstiger en tiendedel av signalets elektriske lengde). I slike tilfeller er signalets spenning og strømutbredelse som en elektromagnetisk bølge, ledet av sporet og dens returvei. Den umiddelbare impedansen som ses av denne bølgen, er sporets karakteristiske impedans (Z0), bestemt av geometri og materielle egenskaper. Refleksjoner oppstår når bølgen møter en utsettelseshastighet ⁇ en endring i Z0 ⁇ ved kryss, vias, kontakter eller belastning. Størrelsen på den reflekterte spenningen er gitt av refleksjonskoeffisienten Γ = Z load ⁇ Z0 / (Z load + Z0). En perfekt matchutbytte Γ = 0; en åpen eller kort produserer Γ = 1 = å sende full bølge tilbake.

Refleksjoner forårsake konstruktiv og destruktiv interferens langs linjen, produserer forvrengte signalbølgeformer som kan bryte timing budsjett og logiske terskel. Vanlige kilder til impedans diskontenser inkluderer sporbredde endringer, lagoverganger (vias), skarpe bøyer, stubbar og utilstrekkelig oppsigelse. Forståelse av disse årsakene er det første skrittet mot systematiske avbøyninger.

Nøkkelteknikker for å minimere signalrefleksjoner

1. Impedance matching gjennom kontrollert design

Den mest grunnleggende teknikken er å designe hver overføringslinje slik at dens karakteristiske impedans samsvarer med kildeimpedansen (vanligvis førerens utgangsimpedans) og belastningsimpedansen. Kontrollert impedansdesign krever nøye utvalg av sporbredde, kobbertykkelse, dielektrisk høyde og materialdielektrisk konstant (Dk). For enkeltende spor er felles målimpedanser 50 ̊ (RF og generell høyhastighet), 55 ̊ eller 75 ̊, avhengig av standarden. For forskjellige par vanligvis mål 90 ̊ eller 100 ⁇ differensialimpedans.

Bruk en feltløser eller impedanskalkulator (for eksempel de i Altium Designer, Cadence Allegro eller Polar SI9000) til å regne for PCB stableups lagbegrensninger og toleranse. Spesifisere impedanskontroll på fremstillingstegningen og krever kupongtesting fra styrehuset. Vær oppmerksom på kobber grovhet og loddermaskepåvirkninger, som kan senke Z0 med 1 ⁇ 3 ⁇ . For høyhastighetsdesign, unngå å referere til et spor på flere bakkeplan separert med avstand; sikre et kontinuerlig solid referanseplan direkte ved siden av sporet.

Eksterne lenker: Texas Instruments: Transmission Line Refleksjoner] og Altium: Kontrollert impedans PCB Design].

2. Riktige utryddingsstrategier

Opphørsmotstanderne absorberer signalenergien som på annen måte vil reflektere ved belastningen eller kilden. Valget av oppsigelsestopologi avhenger av signaltype, strømavbrudd og tidskrav.

  • Series-avslutning: Plasser en motstand (R s) ved kilden, mellom driveren og sporet, med en verdi lik Z0 ⁇ R driver (driverens utgangsimpedans). Dette matcher kilden til linjen, som hindrer den første refleksjonen. Lasten ser fortsatt et full-svingsignal etter rund-tripp forsinkelse. Passer for punkt-til-punkt, lav-styrke-koblinger. Felles verdier: 22 ⁇ 33 ̊ i serie med 50 ̊ spor.
  • Parallel (pull-up/pull-down) oppsigelse: Plasser en motstand ved belastningen til bakken eller V tt (terminasjonsspenning). Verdier lik Z0. Enkel men forbruker DC-effekt. Ofte brukt for enkelt-endede busser som DDR-datalinjer.
  • To motstandere (R1 til V tt, R2 til grunn) som presenterer en parallell impedans lik Z0 mens det etableres en biasspenning. Vanligvis sett i LVCMOS og SSTL-grensesnitt.
  • AC-avslutning: En kondensator i serie med en parallell motstand ved belastningen, passerer DC mens de avslutter høye frekvenser. Nyttig for å redusere DC-kraftforbruket.

Velg avslutning på designstadiet og verifiser med IBIS-simuleringer. For toveisbusser, vurdere dynamisk avslutning (f.eks. ODT i DDR-minne).

Ekstern lenke: Maxim Integrert: Avsluttingsteknikker for høyhastighets digitale signaler.

3. Kontrollert sporruting

Fysisk layout påvirker direkte impedans konsistens. Følg disse retningslinjene:

  • Avoid impedanseavvik: Hold sporbreddekonstant over hele lengden. Enhver endring - selv fra en via eller testpute - skaper en refleksjon. Hvis breddejustering er uunngåelig, bruk gradvise tapere (lengde > 3× breddeendringen) til glatt impedansoverganger.
  • Minimer stubbar: En stubba er en kort spor fra hovedsporet; den fungerer som en resonant utsettelse. Rute kritiske signaler uten stubber, eller hold stubblengder under 1/10 av signalets økningstid elektrisk lengde. For T-brikke topologier (f.eks. klokkefordeling), bruk forsiktig impedans kompensasjon eller aktive buffere.
  • Optimize bøyer: Bruk 45° khamferde hjørner eller sirkulære buer i stedet for 90° hjørner. Høyre vinkel bøyer øker kondensansen og forårsaker en stundom impedansfall; de skaper også kobling. For ekstremt høye hastigheter (≥10 Gbps), ansette mittered bøyer for å kompensere for kondensansen.
  • Hanter via: Hver via introduserer en kondensanse (pad-to-plane) og induktans (barrel). For å minimere refleksjoner, bruk mindre anti-pads, redusere via stuber lengde (back-drill ubrukte porsjoner), og plasser jord via signal ved siden av å gi en lav-impedans returbane. For differensialsignaler, holde via symmetrisk.
  • Henhold konsistent avstand til returplaner: Unngå å route over splittede eller slissede bakkeområder. Hvis kryssing av en splittelse er uunngåelig, legg til sømkondensatorer.

4. Differenceial signaling

Forskjellige par forbedrer iboende signalintegritet ved å avbryte fellesmodus refleksjoner og støy. Forskjellsimpedansen bestemmes av avstand og kobling mellom de to sporene. For å minimere refleksjoner i differensialpar:

  • Hold konstant gap (s) og bredde (w) langs hele ruten. Selv små variasjoner (f.eks. ved kontaktputer) nedbrytbar impedans.
  • Hold lengden i en stram toleranse (vanlig ≤5 ps skjev) for å unngå vanlig moden konvertering, som skaper utilsiktede refleksjoner.
  • Bruk kontrollert inter-par avstand for å unngå kryssprat, men sikre at intra-par avstand er konsekvent for impedans kontroll.
  • Terminat differensially (en enkelt motstand R diff = Z diff mellom de to sporene) eller bruk splittet oppsigelse med en tredje motstandsmotstand for fellesmodus, avhengig av standarden (f.eks. LVDS, HDMI, USB).
  • Unngå 90° bøyer i differensiale par; bruk symmetriske møyde bøyer for å holde begge ben like lange og bevare impedans.

Ekstern lenke: Intel: Differenceial Par Routing and Avslutning].

5. Strømlevering og returvei optimalisering

Impedans-avbrudd stammer ofte fra forstyrrede returstier. Ved høye frekvenser strømmer signalet direkte under signalsporet på referanseplanet. Hvis referanseplanet har en gap, sporing eller splittet, må strømmen avveie, øke loop induktans og skape en refleksjon. Sikre en kontinuerlig, lav-impedans-returvei ved å bruke dedikerte bakkeplaner (ingen splitter under høyhastighetsspor). For lagoverganger, plasser sømmingsjord via via signal via å opprettholde en kort retursløyfe. Bruk flere vias parallelt for å redusere induktans.

I tillegg påvirker kraftintegriteten signalintegriteten. Overdreven strømskinnstøy kan kobles til signallinjer, noe som forårsaker timing jitter og refleksjonslignende gjenstander. Dekoupler kraftfordelingsnettverket (PDN) med egnede kondensatorer og fly for å holde impedansen lav over frekvensområdet av interesse.

Simulering og validering

Selv med strenge retningslinjer for design, kan komplekse flerlags PCB dra nytte av pre-layout og post-layout simulering. Bruk tidsdomene reflectometry (TDR) simulering (eller faktiske TDR målinger på prototyper) for å identifisere impedans terminities. IBIS modeller for drivere og mottakere kan brukes i SI verktøy (HyperLynx, HSPICE, ADS) for å forutsi refleksjonsbølgeformer og øyediagrammer. Sett på avslutningsverdier og stableup parametre før produksjon; re-spin kostnader langt overskride simuleringstiden.

Nøkkelsimuleringstrinn:

  • Trekk ut spor S-parametere fra layouten ved hjelp av en 2D / 3D feltløser.
  • Sett inn ideell og reell avslutning for å verifisere amplitude og timing marginer.
  • Sjekk for crosstalk-induserte refleksjoner - støy koblet fra tilstøtende agresorer kan vises som reflektert energi.
  • Utfør Monte Carlo-analyse for å regne for produksjonstoleranser i sporbredde, dielektrisk tykkelse og etch-faktor.

Konklusjon

Minimere signalrefleksjoner i høyhastighets digital PCB spor krever en helhetlig tilnærming: kontrollert impedance design, riktig oppsigelse, disiplinert rute, differensial signaling og omhyggelig retur banestyring. Hver teknikk supplerer de andre; forsømmelse av en ofte forårsaker problemer andre steder. Ved å inneslutte disse praksisene i den tidlige designfasen - validert gjennom simulering - ingeniører kan oppnå rene signaloverganger, robust bit feilrate og pålitelig systemytelse ved gigabit hastigheter. Ettersom dataratene fortsetter å klatre, mestring refleksjon kontroll forblir en kjernekompetanse for hver høyhastighets digital designer.