VHDI (ngôn ngữ mô tả phần cứng VHSIC) được sử dụng rộng rãi để thiết kế hệ thống số như FPGAs và APCs. Một trong những khía cạnh quan trọng của thiết kế phần cứng thành công là đảm bảo rằng mạch điện đáp ứng những yêu cầu thời gian cụ thể, đặc biệt là tần số thời gian. Các hạn chế thời gian thích hợp là cần thiết để đảm bảo chức năng thiết kế của bạn không thay đổi theo tốc độ đã định.

Hiểu được những con kịp thời VHDI

Thời gian xác định các quy định hiệu suất của thiết kế số của bạn. Chúng xác định tín hiệu nhanh bao nhiêu phải truyền qua mạch điện và cách đồng bộ thiết kế với tín hiệu đồng hồ. Trong VHDL, những hạn chế này thường được thực hiện bằng một tập tin hạn chế, thường là dưới dạng tập tin SDC (Synopsys Design Constraitters), mà hướng dẫn sự tổng hợp và thực hiện.

Những kiểu khóa của các con thời gian

  • Constraints: định nghĩa thời gian hoặc tần số thiết kế của bạn phải theo sát.
  • Tuỳ chọn tắt và xuất: [FLT: 1] xác định thời gian cho dữ liệu đến hoặc rời khỏi FPGA hoặc ASIC.
  • Thiết lập và Hold Times:) Để đảm bảo các tín hiệu dữ liệu đến đủ trước hoặc sau các cạnh đồng hồ để ngăn chặn sự vi phạm thời gian.

Thiết lập các con thời gian trong VHDL

Để đặt các hạn chế về thời gian, thường bạn tạo một tập tin SDC chứa các lệnh như:

[Chuyến bay] [có số thứ 10] đặt # input delay - giờ [có số giờ clk] 2 [có dữ liệu trong] đặt #output delay # ́t 00 [có] --- [có] # get ports dữ liệu in] #output delay #clock [có 00 00 clk] 2 [có dữ liệu xuất đồ emt out]

Ví dụ này đặt một khoảng thời gian 10 ns cho cổng « k » và chỉ định sự chậm trễ nhập/ xuất theo đó.

Để ý đến sự thiết kế của bạn, bạn cần phải làm gì?

Sau khi xác định các hạn chế, rất quan trọng để thực hiện phân tích thời gian bằng công cụ FPGA hoặc APIC. Những công cụ này kiểm tra các vi phạm và tối ưu hóa thiết kế của bạn bằng cách điều chỉnh vị trí logic, giai đoạn đường ống, hoặc định tuyến đồng hồ.

Những kỹ thuật thông thường bao gồm:

  • Giới thiệu các giai đoạn đường ống để phá vỡ các đường dẫn kết hợp dài.
  • Sử dụng các yếu tố logic nhanh hơn hoặc tối ưu hóa logic hiện có.
  • Đang điều chỉnh hạn chế định vị để cải thiện định vị tín hiệu.

Kết luận

Những hạn chế đúng giờ là thiết yếu để đảm bảo thiết kế dựa trên VHL của bạn đáp ứng tần số đồng hồ cần thiết. bằng cách hiểu và thực hiện những hạn chế hiệu quả, bạn có thể cải thiện tính đáng tin cậy và hiệu suất của thiết kế, dẫn đến thành công trong việc triển khai phần cứng.