理解纳米级微处理器

纳米级微处理器是用纳米(10亿米)测量的晶体管特性建造的集成电路。 Moore定律预测的无情微型化使特性大小从微米到10纳米节点。 在这些维度上,指导早期芯片设计的古典物理学假设崩溃,量子机械效应也变得占了主导地位。 如今的“Apple”M3或英特尔7纳米处理器等技术芯片包含着数百亿个在少数原子的横向尺度上运行的晶体管。 这种极端密度使得时钟速度更高、每个晶体管的功率较低、以及前所未有的计算能力都能够达到基本物理极限,这就需要全新的工程策略。

缩小规模的主要挑战

1. 量子隧道和漏流

当晶体管门氧化物只是少数原子厚时,电子即使晶体管应该“关闭”时也能穿过绝缘层。 这种量子隧道会产生不可取的漏流,导致浪费电和产生热量。随着闸门长度缩小到10纳米以下,隧道的概率会成倍增加。工程师们通过切换到高电量的*** / / / / / 高电量* / [FLT: 1] 材料和金属闸门来对付这种情况,但即使是这些溶液也达到了极限。 漏电现在占了芯片总功耗的很大一部分,使移动设备中的热管理和电池寿命复杂化。 [ IEE Spectrum报告说,隧道是将常规CMOS缩放到2纳米以外的主要障碍之一。

2. 热散和电力密度

随着晶体管的包装密度的提高,每个单位面积产生的热量急剧上升。在纳米级芯片中,电源密度可能超过核反应堆核心。传统的冷却方法——热汇和风扇——正在变得不适当。死亡的热点会导致性能减速、可靠性降低以及最终的故障。即使芯片闲置,也会产生热量的漏流(上面描述)使问题更加复杂。创新,如[嵌入微流冷[、石墨纳基散热器和在芯片上热传感器的帮助,但每个溶液都增加了成本和复杂性。 MIT技术审查强调,在纳米级上管理热需要协同优化电路设计、包装和系统冷却。

3. 制造精度和易耗

制造带有10 nm 特性的芯片需要极端的工艺控制。 单一的粉尘粒子可以摧毁数十个晶体管。 先进的叶片技术,如极端紫外线(EUV)的叶片,提供了必要的解析能力,但设备成本超过1.5亿美元。 蚀刻、沉积和喷射导致缺陷,从而降低产量 — — 每一瓦片的功能芯片的百分比。 对于像AI加速器这样的大片,产量低于80%,可以使产品在经济上无法使用。 工程师们使用 [ Design for Manufation(DFM) 规则和统计过程控制,但随着节点的缩小,关键层多层数量和误差率接近零。

4. 互联延迟和寄生虫效应

缩放晶体管能加快逻辑, 连接它们的线条—— 所谓的互联线—— 并不那么有利。 随着线条截面缩小, 电阻增加, 电容耦合也随之增加。 这会造成[ [FLT: 0]] RC 延迟, 从而主宰整个电路的性能。 在纳米级节点, 长时间互联的延迟可能大于晶体管切换时间。 此外, 相邻的线条之间的交叉对接可能会造成信号完整性问题。 业界正在探索低反相性金属, 如钴和鲁塞尼、空气交流电源和光学连接,但这些金属仍然具有实验性或成本, 以便整合。

5. 设备的易变性和可靠性

在纳米尺度上,小原子水平差异变得很大。随机的多潘波动、线缘粗糙度和氧化物厚度变化导致晶体管阈值从一个设备转移到另一个设备。这种变化使得很难保证晶体管的计时幅度和动力预算。随着时间的推移,偏差温度不稳定(BTI)和热的“载体”注射会降低晶体管性能,缩短晶体管寿命。设计者必须包含保温带和误差()校正码,但这些技术的浪费区和能量。 在高级节点的可靠性 上,对于汽车、航空航天和医疗应用来说,失败不是选项。

6. 物质限制

硅是微电子的功率,几十年以来,在纳米尺度上,其特性变得有限。电动在薄硅通道中降解,带状窄缝,渗漏增加。经过多年的研究,该行业转向了紧张硅、p ⁇ 型晶体管硅-germanium(SiGe)通道,以及n ⁇ 型晶体管的III ⁇ V复合半导体(如 ⁇ ⁇ - ⁇ - ⁇ ),但是,将多个材料整合在单一晶体上是昂贵的,并引入了新的缺陷机制。在1 nm之后,即使这些异域材料也可能不足以促使对2D材料的研究,如[和过渡金属二卤化物。

当前的解决办法和研究方向

高级文字技术

EUV 的平面图画在13.5 nm波长上,使得7 nm 和 5 nm 节点得以实现。下一代高QNA(数字孔径)的EUV工具承诺将分辨率推低到1 nm 或以下。同时,多XPattering技术(自成对齐的双图案,四重图案)允许当前工具打印更细的特性,尽管成本和复杂性更高。 EE Times 注意到EUV的采用正在加速,但吞吐量和口罩缺陷仍然具有挑战性。

新通道材料

对于3nm和2nm节点,[gate all around(GAA) 场效应晶体管[FETs] 使用叠叠叠的硅面纳米管取代了鳍氟ET. GAA结构提供了更好的静电控制和减少渗漏. 展望未来,碳纳米管提供了近 ballistic的运输,并且可以在10nm子门长度时超过硅. 自然电子学的最新研究表明,CNT晶体具有高电流和低离流,尽管制造的对齐和纯度仍然是障碍. 2D像钼脱硫化(MoS2)这样的材料也正在研究抑制短通道效应的超 ⁇ 辛化通道。

3D 集成和芯片设计

一些公司不是将晶体管缩小到比现在小的程度,而是将多个晶体管垂直堆叠起来-3D集成[-通过硅通过TSV和混合连接使用。这种方法减少了连接长度,改善了带宽,并且可以将不同的工艺技术(例如模拟、数字、内存)混合在一个包中。芯片由通过高级包装连接的较小的处理器组成,现在被用于AMD的EMYC和Intel的Ponte Vecchio等产品中。 这种方法通过将许多较小的、更高的“送出”死法,使一些卷轴和产问题化问题化。 然而,堆积中的热管理更为复杂,供应链标准仍在演变。

量子计算和超前计算

虽然常规缩放面临不断减少的回报,但 量子计算利用叠加和缠绕来以指数速度解决某些问题。量子处理器需要量子——典型的由超导电路、被困离子或硅自旋量子组成的量子——在低温下运行。这些技术不是古典微处理器的直接替代,而是可能加速加密和药物发现等特定工作量。 与此同时,除了“自旋”和“CMOS”设备之外,还正在开发“电阻转换记忆 ” , 模拟神经形态电路,以更有效地处理数据密集型AI任务。 这些技术不是按照摩尔定律,而是提供新的方法继续计算性能增长。

纳米级微处理器的未来

国际设备和系统路线图(IRDS)建议,常规硅CMOS缩放可能到2030年在1nm节点周围实现平整。 之后,进展将取决于材料创新、先进的包装和建筑改进。 我们可以看到[ 异质集成[ , 芯片建在不同材料上—— 逻辑硅、RF的III ⁇ V、记忆的中庸—— 组合成一个单一包。光学互联可以取代铜线,用于芯片的交流,从而大幅度降低功率。嵌入式机器学习硬件,如模拟计算,将进一步优化每瓦的性能。

一个有希望的方向是使用 负电容FET[NC ⁇ FETs],利用铁电层来扩大门电压,从而降低供应电压和减电,另一个方向是采用瓦费斯大发动机——作为单一芯片(例如,脑膜)制造的圆形瓦费——在不依赖跨晶体通信的情况下,最大限度地增加计算吞吐量,而缩放的挑战并非不可克服,但需要结合物理、材料科学、电路设计和包装创新的多管齐下的方法。

结论

微处理器放大纳米尺度,在性能和效率方面带来了非凡的收获,但这一旅程充满了障碍。 量子隧道、热散射、制造精度、互联延迟、设备变异和物质限制随着维度缩小到几十亿分之一,都更加强化。 工业正用一个丰富的工具包来应对:欧洲自然光学、GAA晶体管、三维集成、芯片以及量子和神经形态计算等新型计算范式。 虽然纯几何尺度的时代可能即将结束,但功能缩放[的时代 — — 智能建筑和包装扩展计算增长的阶段刚刚开始。 继续跨学科研究对于实现南欧规模微处理器的全部潜力和维持我们数字社会所依赖的创新速度至关重要。