设计可测试性的数字电路对于确保可靠性和易于维护至关重要,可测试性涉及创建易于测试断层和误差的电路,减少调试时间,提高整体质量,本条探讨了设计可测试数字电路所使用的标准和技术.

检验性设计标准

标准为开发可测试数字电路提供了指导方针,它们确保不同系统和测试方法的一致性和兼容性. 共同标准包括IEEE 1149.1,也称JTAG,它定义了测试和调试集成电路的标准接口.

坚持这些标准有助于设计者在初始设计阶段纳入测试特征,便于日后更容易发现和诊断断层.

加强可检验性的技术

采用了若干技术来提高数字电路的可测试性,其中包括:

  • 测试性设计(DfT):[] 包含测试点和扫描链,以便于测试.
  • 构建-自试(BIST): 嵌入电路内测试能力进行自测.
  • 故障模型: 利用卡在断层等模型模拟和检测潜在的错误.
  • 边界扫描:[] 利用边界扫描单元格测试芯片之间的互联.

可检验性的好处

在数字电路中实施可测试性特性提供了若干优点,它缩短了测试时间,改善了断层覆盖,简化了调试过程,此外,它提高了最终产品的可靠性,并降低了整个寿命期的维护成本。