设计高速数字接口需要严格关注信号完整性,以随着时钟速率和数据吞吐量的提高来保持无误的数据传输. 在多吉比特速度下,即使是印刷电路板(PCB)布局或组件选择中的小不完善也会导致信号严重退化,导致位差错误,噪音幅度降低,系统不稳定. 工程师们必须采用一套从物质选择和障碍控制到谨慎的路由和终止的全方位技术,这篇文章为在高速数字设计中尽量减少信号退化提供了全面的指南,涵盖了根本原因,经过验证的缓解策略,以及先进的最佳做法.

理解信号退化

信号降解包括数字信号的振幅、时间或形状在从驱动器向接收器传播时的任何变化。在高频率下,低速可忽略的寄生效应成为主导。主要机制包括:

  • 电磁干扰(EMI)] – 外部噪声源结合到传输线中.
  • 交叉跟踪 – 相邻痕迹之间具有电容和导电耦合.
  • 不速不速 – 微量特征阻滞与负载,源头,或互联之间不匹配,引起反射.
  • 皮肤效应和二电损失 –在高频率下,电流集中在导电面,抗力增加,而底物吸收能量作为热量.
  • ]同步切换噪音(SSN) – 由于电流的瞬变高,动力和地面飞机的电压波动.

这些因素都有助于降低信号与噪音的比率和时间差,对于可靠的操作,设计者必须确保完全降解保持在接收器规定的阈值之内,了解这些机制是实施有效反措施的第一步。

尽量减少信号退化的关键技术

1. 控制障碍设计

在整个信号路径上保持一贯的阻滞性至关重要。 反射发生在瞬间阻滞变化的任意时刻,如通过、连接器过渡或不当终止端。 为了实现控制的阻滞性,设计者使用实地解析器或经验公式指定了微量几何 — — 宽度、参考平面以上高度和电离材料相对允许性(Dk) 。

常见的传输线地形包括微线(在外层的跟踪,下面是参考平面)和条线(在两个参考平面之间做三分线)。 连接线提供了更好的屏蔽和较低的交叉对讲,但增加了成本。堆叠必须及早计划,而且串联厂商应当在测试的制式券上校验。单线的阻塞目标为50,而差对数往往针对90、100或85个对接,取决于接口标准(例如USB对接、HDMI、PCIe)。

使用阻滞计算器或模拟工具(例如,对齐的Si900,Ansys Q2D)有助于确定所需的微量宽度和间距。同样重要的是考虑变速器罩的效果 — — 如果不计及,其二电阻常数可以将阻滞率降低2–5。许多编织器在内层预先验证的情况下提供“调制”堆叠。FLT:ful] Texas仪器的信号完整性指南为阻滞设计中的阻滞控制提供了详细的参考。

2. 适当的终止战略

终止会吸收反射信号的能量,否则会回转和转动,产生振铃和过度射击。选择取决于地形和驱动特性:

  • 线断: 在一个系列(靠近驱动器)中放置的阻力器,等于驱动器输出阻力与线的特性阻力之间的差值. 常见的用于点对点的线条,如时钟或单限信号,它会减少当前驱动力,并限制负载时的反射.
  • 帕拉列尔终止: 接收端的阻力器(或VCC),与线阻力相匹配,对长线有效但会增加DC的电源散失.
  • AC终止: 接收器上有一个系列电容器和牵引电阻器,它同时阻断DC同时终止AC信号,减少电源使用;理想的高速总线如DDR内存.
  • 终止的威宁: 接收器上有两个阻力器(一个到VCC,一个到地面),平行等效于线阻力. 经常用于差分信号或设置一个常见的模度电压.

对于差对,终止必须跨对对(例如正线和负线之间的100加合电阻)进行。 终止是信号反射问题的一个主要原因。 comption: film] Analogs complete's article on 终止技术[[FLT: 1] 提供了每种方法的实际比较。

3. 区别信号

信号差异通过两个互补的痕迹——一个非反向的,一个反向的——传输数据,接收器感知到电压差。 这种方法为高速接口提供了几个优点:

  • 共模拒绝:电磁干扰夫妇平等分出两线并取消,提高了噪音豁免.
  • 减少的EMI:[ 等电流产生取消磁场,降低辐射排放。
  • 更高的噪声边际:[] 接收器探测到小电压的摇摆,使得在高速时的功率能降低.

差异对对对标准如USB 3.x,HDMI,显示端口,PCI Express,以及Ethernet 10GBASE-T等都至关重要. 密钥布局规则包括:使对对对对保持紧密的组合(控制间距),在几百万内匹配微量长度(以尽量减少skew),避免产生阻断断断断断的90°角. 配对应该通过连续的参考平面进行路由,层间的过渡需要平衡的通道. [ Altium的差对对对路导[ 详细介绍了保持完整性的最佳做法.

4. 追踪长度管理和优化布局

物理布局直接影响信号降解。 缩短的痕迹会减少减弱和延迟, 但在复杂的板子中, 绕障碍物行驶有时需要延长。 下列做法有助于保持信号质量 :

  • Length匹配: 对于平行总线(DDR,MIPI)和差对,延迟差差会造成skew. 使用蛇纹痕迹来匹配长度,但至少保持蛇纹弹出点的3倍微量宽度,以尽量减少相互触动.
  • 通过使用最小化: 通过引入寄生电容和导电. 对于高速信号,使用回钻来清除未用通过支架,或者使用微通道进行层过渡.
  • 连续的参考平面:[ 避免在高速痕迹下切割地面或动力平面,漏洞会造成阻断断,增加环线导线。如果平面分裂是不可避免的,则只用缝合电容器或桥来引导横穿的信号。
  • 返回路径控制:高速信号应在相邻的飞机上直接在它们下面有一个不间断的返回路径,任何中断(如地面飞机的空档)都会迫使电流绕行,增加导线和信号退化.
  • 保持区间: 保持高速痕迹与其他线或敏感模拟信号的分离,拇指规则是可接受对讲机的微量宽度(3W至5W)的3至5倍.

PCB设计工具如导师PADS,Cadence Allegro,以及Altium Designer包括设定长度,间隔和障碍要求的制约管理器. 关于高速布局优化的IEEE论文[为模拟驱动布局提供了进一步的洞察力.

其他最佳做法

定位和权力廉正

低导电量分布对于稳定电压水平和降低噪音至关重要,使用多通道进行电源和地面连接,并将离每个IC的电源针近的电容器放置在离合器上,专用地面平面和动力平面,最小的分离,形成低阻路,对于高速接口,考虑使用电流珠将敏感的模拟域与数字切换噪声隔离开来.

防护和减少环境影响

高频区块周围的外部屏蔽封隔(cans)可以减少辐射,防止外部的EMI。在多氯联苯上,通过固定缝线进行警戒的痕迹可以提供相邻高速线之间的屏蔽。对于钟表信号等特别吵的接口,通过带状线(在两架飞机之间)来限制电磁场。

材料选择

电极材料的特性 — — 主要是其散失因子(Df)和电极常数(Dk) — — 严重影响了高频率信号损失。 标准的FR-4的Df为~0.02, 导致显著损失超过5GHz。 对于更高的数据率(如25Gbps及以后),建议采用低损耗材料,如罗杰斯4350B或伊索拉塔希翁。 这些材料的Dk变异性较低,Df也低得多,导致减速率较低,对阻力的控制更好。

模拟和拉尤特前分析

在承诺使用PCB布局之前,先进行预放模拟,以评价不同的堆叠、跟踪几何和终止值。 超Lynx、SiSoft QSI或Ansys SIwave等工具让设计者可以模拟S参数和眼图。 后放出提取和模拟可以在制造前识别问题点 — — 如不连续或过度对讲 — — 节省成本高昂的还原。 许多高速项目现在都采用了“模拟驱动设计”流程,以验证每个阶段的信号完整性。

结论

设计信号退化程度最低的高速数字接口需要严谨地结合电气工程原理和精心实施多氯联苯。 控制障碍、适当的终止、差分信号和优化布局构成了基础。 更多关注电源完整性、物质选择和模拟可以确保温度和制造变化之间的强效性能。 随着数据率不断攀升,这些技术不仅成为最佳做法,而且成为可靠系统运行的必要手段。 通过运用本文概述的方法,设计者可以实现无误通信,延长其高速数字产品寿命周期。