소개: 고속 디자인에 있는 숨겨지은 도전

고속 전자 디자인은 이제 5G 인프라와 자동차 레이더에서 의료 이미징 및 클라우드 컴퓨팅에 이르기까지 산업 전반에 걸쳐 규범입니다. 시계 주파수는 기가헤르츠 범위와 가장자리 속도가 피고초로 축소되어 회로 기판 및 구성 요소의 물리적 현실은 무시할 수없는 효과를 나타냅니다. 가장 관대하고 말썽스러운 중에는 임계 용량, 유도 및 모든 지휘자에 존재하는 저항, 그리고 전자 부품의 영향은 다음과 같습니다. [FLOW] 전자 장치 및 전자 장치가 직접 연결되는 경우, 전자 장치가 전자 장치와 연결되지 않습니다. [FLOW] 전자 장치 및 전자 장치가 전자 장치에서 더 이상에 대한 호환성을 나타냅니다. [FLOW]

패러시틱은 무엇입니까? 더 깊은 모습

패러시틱은 의도적 디자인에서 회로의 물리적 구조에서 나타나는 전기적 특성입니다. 그들은 두 개의 지휘자가 서로 가까이있는 곳에 나타납니다 (용량), 루프 (인덕턴스)에서 현재 흐름, 그리고 재료가 무한한 전도성 (저항). 모든 실제 구성 요소 - 저항기, 커패시터, IC 패키지, via, 또는 추적 - 높은 주파수에서 뜻깊은 기적 요소.

패시틱 용량

이 제품은 전기로 분리되는 두 개의 지휘자 사이 포장재를 형성합니다. PCB에서, 이것은 추적과 지상 비행기 사이 인접한 추적 사이 축전기를 포함하고, 성분 지도 사이에서 있습니다. 높은 주파수에서, 이 무인 상태 축전기는 1개의 그물에서 다른, 탈grading 신호 완전성 및 증가 방출에 소음을 이동할 수 있는 연결 경로를 창조합니다. 예를 들면, MOSFET의 하수구와 문 사이 기류 축전기는 원치 않는 의견 및 엇바꾸기 변환기를 일으키는 원인이 될 수 있습니다.

패러시틱 인덕턴스

현재 반복에서 흐르는 자기장에서 발생한 파라시틱 유도는 반복에서 생성했습니다. 각 지휘자 철사, 추적, 를 통해, 또는 유대 철사에는 자기 유도가 있고, 현재 경로에 의해 형성된 반복 지역은 총 유도를 결정합니다. 고속 디지털 회로에서는, 힘 납품 네트워크에 있는 기하학 유도는 지상 도약 및 전압 무풍을 일으키는 원인이 되고, 신호 경로에서 반영과 반지를 창조할 수 있습니다. 10 GHz의 연결관을 통해 유도는, 10 GHz의 신호에, 1개 GHz의 신호에 있는, 10 GHz의 신호에 있는, 10 GHz의 신호가 있을 수 있습니다.

Parasitic 저항

파라시틱 저항은 구리 추적, 커넥터의 접촉 저항 및 주파수 증가 하는 피부 효과 저항의 DC 저항을 포함 합니다. 종종 작은 동안, 파라시틱 저항은 옴니 손실, 난방, 신호 강렬에 기여, 그리고 그것은 증폭 또는 습기를 공급할 수 있는 공명 회로를 형성 하는 정전 및 유도와 상호 작용 합니다.

왜 EMC를 위한 Parasitics Matter

전자기 호환성 (EMC)에는 두 개의 페이스트가 있습니다. 방출 (무게 전자기 에너지 장치 발광) 및 susceptibility (무엇을 잘 외부 방해를 견딜 수 있음). 패러시틱은 모두 영향을줍니다. 고속으로 모든 무인 정전 용량 및 유도체는 에너지가 시스템에 있거나 밖으로 두 개로 경로를 갖게됩니다.

EMI 배출 증가

파라시틱 요소는 광대역 소음의 근원으로 청결한 디지털 신호를 돌 수 있습니다. 예를 들면, 빠른 가장자리 비율 (높은 dV/dt)는 긴 추적에 기하학적인 축전기를 통해서 결합된 긴 추적을 통해 결합된 일반적인 형태 현재를 창조합니다. 마찬가지로, 반환 경로에 있는 기하학 유도는 무인비행성 안테나를 몰기 지상 전압 동요를 일으키는 원인이 됩니다. 고주파 조화시키는 신호는, 나는 케이블로 그(것)들을 통해 케이블로 전환할 수 있습니다.

면역력과 지속성

패러시틱은 또한 회로를 외부 분야에 더 취약하게 만듭니다. 추적 유도와 입력 용량 사이의 기하학 공명은 특정 주파수에서 상호 신호를 증폭 할 수 있으며 논리 오류 또는 래치 업을 유발합니다. 민감한 아날로그 회로에서 노이즈 디지털 섹션에서 기하학 용량은 시스템 성능을 저소음 증폭기로 소음을 주입 할 수 있습니다.

신호 Integrity Degradation

신호 무결성은 EMC에서 별도로 처리되지만, 두 가지는 친밀하게 연결됩니다. 패러시틱스가 아니라 손상된 데이터에 의해 발생하고, 교차 토크는 또한 배출에 기여하는 추가 고주파 에너지를 생산합니다. 가난한 임피던스 제어를 가진 손실 전송 라인은 잘 일치한 것보다 더 많은 것을 방사합니다. 따라서, 패러시틱스 제어는 두 가지 신호 품질 및 EMC를 동시에 향상시킵니다.

설계 전략은 패러시틱을 최소화하고 EMC를 개선합니다.

엔지니어들은 파라시틱 효과를 관리하기 위해 강력한 설계 관행을 개발했습니다. 이 전략 스팬 레이아웃, 구성 요소 선택, 스택 업 디자인 및 시뮬레이션.

일괄 처리 Optimization

미니멀티클링 영역: 각 전류 루프는 안테나 역할을 합니다. 루프를 작은 고정하여 신호 경로에 직접 연결하여 유도 및 방사선을 모두 강렬합니다. 모든 고속 추적에서 견고한 지상 비행기를 사용 하 여 분할 비행기를 방지 합니다.

Proper 접지: Star 접지, 지상 바느질 vias, 그리고 낮은 임피던스 지상 비행기는 필수적입니다. 혼합 신호 디자인을 위해, 주의깊은 분할은 교차하는 noisy 디지털 방식으로 단면도에서 반환 현재를 방지합니다.

Via 축소: 각 추가 파라시틱 커패시턴스 및 유도. 중요한 그물에 대한 조사를 통해 최소화하고, 반복 유도를 줄이기 위해 신호에 인접한 지상 회전을 사용합니다.

물자와 더미 위로 선택

PCB 유전체 재료 및 스택 업 극적으로 파라시틱 커패시턴스에 영향을 미치는. 고속 디자인은 Rogers 4350B 또는 Isola 370HR과 같은 저손 손실 물질에서 혜택을 제공합니다. 안정적인 유전체 일정과 낮은 분산 요인을 제공합니다. 얇은 유전체는 층 사이의 용량을 증가시키고, 이는 디코딩을 돕고 크로스톡을 증가시킵니다. 여러 지상면과 제어 임피던스 층을 가진 잘 정상 스택 업은 기생충 효과를 감소시킵니다.

구성요소 선택 및 배치

낮은 기생충을 가진 성분을 선택하십시오: 표면 산 저항기 및 축전기는 더 적은 지도 유도가 있습니다 - 구멍 유형 보다는. 402 또는 0201와 같은 포장 유형을 사용하여 시리즈 유도를 극소화하기 위하여 축전기를 암호로 하기. IC 힘 핀에 가능한 한 가까운 장소 decoupling 축전기를, 힘 비행기에 직접 그리고 배경에 넓은 추적. 연결관을 위해, 낮은 유도를 가진 방패 유형.

임피던스 제어 및 종료

Impedance mismatch causes reflections that generate additional harmonics. Design traces for controlled impedance (e.g., 50 Ω or 100 Ω differential) using proper trace width and spacing. Use series or parallel termination to match the line impedance to the source or load, reducing ringing and emissions.

필터링 및 보호

주의깊은 배치도, 파라시틱스는 여전히 문제가 발생할 수 있습니다. 페라이트 구슬, 일반 모드 초크를 추가하고, I / O 라인의 용량을 필터링하여 배출을 억제합니다. 적절한 접지를 가진 인클로저를 보호하는 것은 방사성 배출을 포함 할 수 있습니다. 그러나, 지상 연결의 기적 유도가 슬롯 안테나를 만듭니다 경우 보호 효과는 제한됩니다.

고급 기술: 시뮬레이션 및 측정

현대 디자인은 기생충 효과를 예측하기 위해 전자기 시뮬레이션에 의존합니다. Ansys HFSS, CST Studio 및 Keysight ADS 모델과 같은 도구는 3D 구조와 추출 기생충 값을 나타냅니다. PCB의 힘 무결성 (PI) 및 신호 무결성 (SI)을 시뮬레이션하면 공명 주파수 및 커플링 경로가 식별됩니다. 이 시뮬레이션은 EMC 실패의 위험을 감소시킵니다.

측정은 동일하게 중요합니다. S-parameters 및 임피던스를 측정하기 위해 벡터 네트워크 분석기 (VNA)를 사용하여 주변 현장 조사를 사용하여 방사선 소스를 찾습니다. Time-domain 반사율 (TDR)은 횡단, 커넥터 또는 추적 폭의 변경으로 인한 불응식 불연성 불연성을 피할 수 있습니다.

Case Example: 고속 디지털 인터페이스의 패러시틱

2.4 GHz에서 실행되는 DDR4 메모리 인터페이스를 고려하십시오. 고속 시계 및 데이터 라인은 vias 및 연결관에서 기적 용량에 과민합니다. 지상 반환 경로 유도가 너무 높으면, 동시 엇바꾸기 소음 (SSN)는 논리 과실 및 메모리 단위에서 광선을 일으킬 수 있습니다. 지상 비행기를 신호 층에 가까운 사용하여 PCB stack-up을 최적화하여, 낮은 ESL를 가진 디코딩 축전기를 두는 것은, 엔지니어가 SSN를 위한 통제 시스템의 한계를 감소시킬 수 있습니다. 이 체계의 한계는 BMSN를 위한 통제 시스템의 한계를 뛰어넘기 위하여 더 많은 것을 요구합니다.

결론: 디자인 교류에 Parasitic Awareness 통합

이 웹 사이트는 귀하가 웹 사이트를 탐색하는 동안 귀하의 경험을 향상시키기 위해 쿠키를 사용합니다. 이 쿠키들 중에서 필요에 따라 분류 된 쿠키는 웹 사이트의 기본적인 기능을 수행하는 데 필수적이므로 브라우저에 저장됩니다. 또한이 웹 사이트의 사용 방식을 분석하고 이해하는 데 도움이되는 제 3 자 쿠키를 사용합니다. 이 쿠키는 귀하의 동의하에 만 브라우저에 저장됩니다. 이러한 쿠키 중 일부를 선택 해제하면 검색 환경에 영향을 미칠 수 있습니다. 이러한 쿠키 중 일부를 선택 해제하면 검색 환경에 영향을 미칠 수 있습니다. 이러한 쿠키 중 일부를 선택 해제하면 검색 환경에 영향을 미칠 수 있습니다.