플립 플롭 디자인에 있는 전력 소비를 감소시키십시오 디지털 방식으로 회로의 효율성을 개량하기 위하여 근본적입니다. 각종 기술은 성과와 신뢰성을 유지하고 있는 동안 더 낮은 전력 사용법을 달성하기 위하여 고용될 수 있습니다.

Power Reduction의 기술

하나의 일반적인 접근법은 부하 용량을 줄이기 위해 트랜지스터를 조정하는 것입니다. 작은 트랜지스터는 적은 전력을 소비하지만 성능 요구 사항에 대해 균형 잡힌해야합니다.

다른 방법은 시계의 gating를 포함, 그들은 사용되지 않을 때 시계 신호를 플립 할 수. 이것은 불필요한 엇바꾸기 활동을 방지하고 힘을 절약.

저전력 플립 플롭 아키텍처

저전력 아키텍처를 가진 플립 플롭 설계, 펄스 트리거 또는 마스터 슬레이브 구성과 같은, 크게 동적 전력 소비를 줄일 수 있습니다. 이 아키텍처는 불필요한 전환 및 정적 전력 분산을 최소화합니다.

추가 전력 절약 전략

  • Multi-Vth Technology: 전력과 속도를 최적화하기 위해 다른 임계값 전압을 가진 트랜지스터를 사용하여.
  • 전압 확장: 저전력 전압은 전력을 감소하지만 속도에 영향을 줄 수 있습니다.
  • Reducing Switching Activity: 회로의 전환 수를 최소화한다.